Full adder

دسترسی آزاد مقاله

1 - طراحی سلول تمام جمع کننده تک بیتی کم توان مبتنی بر ترانزیستور عبور
مهدی سیاف عبدالرسول قاسمی روزبه حمزه ئیان

10.30495/jce.2022.692834

در دنیای الکترونیک و دیجیتال امروزی، افزایش تقاضا برای سیستم‌های قابل حمل موجب شده تا صنعت الکترونیک و تکنولوژی طراحی تراشه‌ها به سمت روش‌های کاهش مصرف توان سوق پیدا کنند و لذا مصرف توان به معیاری مهم در این زمینه تبدیل شده است. هم‌چنین افزایش سرعت تراشه‌ها و کاهش تاخیر چکیده کامل

در دنیای الکترونیک و دیجیتال امروزی، افزایش تقاضا برای سیستم‌های قابل حمل موجب شده تا صنعت الکترونیک و تکنولوژی طراحی تراشه‌ها به سمت روش‌های کاهش مصرف توان سوق پیدا کنند و لذا مصرف توان به معیاری مهم در این زمینه تبدیل شده است. هم‌چنین افزایش سرعت تراشه‌ها و کاهش تاخیر انتشار مدارها همواره از اهداف مهم مهندسان طراح دیجیتال بوده است. از انجا که عنصر جمع‌کننده ‌ از جمله عناصر مهم در بسیاری از سیستم‌های دیجیتال است، لذا امروزه جمع‌کننده‌های گوناگون با تکنولوژی‌ها و رویکردهای مختلف طراحی مطرح شده‌اند که هر یک دارای مزایا و معایب مشخصی می‌باشند. در این مقاله، سلول مدار تمام جمع کننده تک بیتی مبتنی بر ترانزیستور عبور با مصرف توان کم ارائه شده است این مدار با فرکانس 1GHZبرای استفاده در بلوک های واحد محاسبه منطق و ریاضی پردازنده‌های سیگنال دیجیتال و انواع سیستم‌های الکترونیکی و مخابراتی دیجیتال کاربرد دارد . در مدار پیشنهادی از ساختار XOR-XOR استفاده شده و مبتنی بر تکنینک ترانزیستور عبور می باشد و پارامترهایی نظیر توان مصرفی، تاخیر انتشار، حاصلضرب توان در تاخیر ، و تعداد ترانزیستورها بهبود حاصل شده است. مدار پیشنهادی در تکنولوژی 180نانومتر CMOS طراحی شده است و نتایج شبیه سازی نشان می دهد که به ازای ولتاژ تغذیه 1.8 ولت توان مصرفی برابر با 83 میکرو وات ، تاخیر زمانی 89 پیکو ثانیه ، حاصلضرب توان در تاخیر 7 فمتو ژول بدست می آید. پرونده مقاله

دسترسی آزاد مقاله

2 - جمع کننده کامل برگشت پذیر با تأخیر کم و کارآمد بر اساس گیت های تافولی
سیده فاطمه دیماد نبی اله شیری فرشاد پسران

10.30495/jce.2023.1988197.1207

مدارهای برگشت پذیر به دلیل ویژگی های منحصر به فردی که دارند در کاربردهای با قابلیت صرفه جویی در انرژی مفید هستند.از این رو، با استفاده از فناوری ترانزیستور اثر میدانی نانولوله کربنی 32 نانومتری (CNTFET) و با تکیه برگیت‌های برگشت‌پذیر Toffoli، یک مدار تمام جمع‌کننده جدید چکیده کامل

مدارهای برگشت پذیر به دلیل ویژگی های منحصر به فردی که دارند در کاربردهای با قابلیت صرفه جویی در انرژی مفید هستند.از این رو، با استفاده از فناوری ترانزیستور اثر میدانی نانولوله کربنی 32 نانومتری (CNTFET) و با تکیه برگیت‌های برگشت‌پذیر Toffoli، یک مدار تمام جمع‌کننده جدید ارائه می‌شود. مدار پیشنهادی دارای 4 گیت اصلی Toffoli و 18 ترانزیستور است. 3 گیت از 4 گیت دارای شماتیک ترانزیستور یکسان با یک ترانزیستور ثابت روشن هستند، اما گیت باقیمانده فقط دو ترانزیستور دارد. مدار پیشنهادی دارای 3 ورودی ثابت و 4 خروجی زائد می باشد. به عنوان یک روش جدید، در مدار پیشنهادی، تنها از یک نوع گیت برگشت پذیر استفاده می شود. نتایج نشان دهنده برتری مدار پیشنهادی از نظر مصرف توان و اتلاف انرژی است. با پیاده سازی مدار پیشنهادی و مدارهای دیگر در جمع کننده زنجیره ای (RCA) 4 بیتی و 8 بیتی، مدار پیشنهادی نسبت به رقیب اصلی به ترتیب 6.83% و 11.25% از نظر توان و انرژی بهبود را نشان می دهد. همچنین در یک RCA با 8 بیت، مدار پیشنهادی 2 درصد نسبت به نزدیکترین رقیب و 27 درصد نسبت به بدترین مدار از نظر توان-تاخیر-سطح مصرفی (PDAP) صرفه جویی دارد. این نتایج مدار طراحی شده را به عنوان یک گزینه مطلوب برای سازه های پیچیده تر با بیت های مرتبه بالا نشان می دهد. پرونده مقاله

دسترسی آزاد مقاله

3 - یک مبدل کسینوسی گسسته بدون ضرب کننده با استفاده از گیت اکثریت و جمع کننده تقریبی
الهام اسماعیلی فرشاد پسران نبی اله شیری

10.30495/jce.2023.1988087.1206

این مقاله یک جمع‌کننده کامل جدید را با استفاده از محاسبات تقریبی بر اساس مفهوم منطق اکثریت (ML) پیشنهاد می‌کند. مفهوم ML به دلیل مشخصات منحصر به فرد خود برای استفاده در متدولوژی های مختلف بسیار کارآمد و قابل استفاده است و ساختار بنیادی آن گیت های اکثریت 3 ورودی است به ط چکیده کامل

این مقاله یک جمع‌کننده کامل جدید را با استفاده از محاسبات تقریبی بر اساس مفهوم منطق اکثریت (ML) پیشنهاد می‌کند. مفهوم ML به دلیل مشخصات منحصر به فرد خود برای استفاده در متدولوژی های مختلف بسیار کارآمد و قابل استفاده است و ساختار بنیادی آن گیت های اکثریت 3 ورودی است به طور گسترده در سلول های حساب دیجیتال استفاده شده است. جمع‌کننده پیشنهادی مبتنی بر ML با توان کم، تأخیر کم و محصول تأخیر کم توان (PDP) کار می کند. فناوری ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) توان FA را کاهش می‌دهد و مشکل نوسان با تکنیک آستانه دینامیکی (DT) حل می‌شود. مدار پیشنهادی با دو پیکربندی جمع کننده کامل تقریبی مقایسه شده است. معماری های مورد نظر با استفاده از معیارهای سخت افزاری از جمله تاخیر، توان، PDP و میانگین فاصله خطای نرمال شده (MNED) علاوه بر معیارهای خطا ارزیابی می شوند. در مقایسه با ادبیات، طرح پیشنهادی عملکرد برتری دارد. علاوه بر این، FA پیشنهادی در طراحی تبدیل کسینوس گسسته بدون ضرب (DCT) تعبیه شده است، که یک مدار مناسب برای سیستم‌های ادغام در مقیاس بسیار بزرگ (VLSI) و پردازنده‌های سیگنال دیجیتال (DSPs) است. نتایج اجرای DCT کارایی FA پیشنهادی را تایید می کند. پرونده مقاله

دسترسی آزاد مقاله

4 - ارزیابی اثرحرارت،اغتشاش و نویز در تمام جمع کننده های مبتنی بر روشGDI
هاشم عرفاوی سید محمد علی ریاضی روزبه حمزه ئیان

10.30495/jce.2023.1973764.1197

در این مقاله، توجه خود را به تمام جمع‌کننده‌های مبتنی بر روش GDI محدود می‌کنیم، مدارهایی که معمولاً در مدارهای پرسرعت استفاده می‌شوند و بیشتر در معرض نویز هستند. تاکنون بررسی جامعی در مورد مصونیت در برابر نویز و تغییر دمای محیط تمام جمع‌کننده‌های مبتنی بر روش GDI ارائه چکیده کامل

در این مقاله، توجه خود را به تمام جمع‌کننده‌های مبتنی بر روش GDI محدود می‌کنیم، مدارهایی که معمولاً در مدارهای پرسرعت استفاده می‌شوند و بیشتر در معرض نویز هستند. تاکنون بررسی جامعی در مورد مصونیت در برابر نویز و تغییر دمای محیط تمام جمع‌کننده‌های مبتنی بر روش GDI ارائه نشده و اکثر مقالات طرح پیشنهادی خود را با سایر تمام جمع‌کننده‌ها مقایسه کرده‌اند که عمدتاً مبتنی بر روش GDI نیستند. این سلول‌های تمام جمع کننده با شبیه‌سازی‌های مختلفی از قبیل تغییر ولتاژ تغذیه، تغییر بار خازنی، تغییر دمای محیط و تغییرات ناشی از فرآیند، ولتاژ تغذیه و دما (PVT) در فناوری 45 نانومتر CMOS مورد ارزیابی قرار گرفتند. منحنی مصونیت در برابر نویز (NIC) برای سلول‌های تمام جمع کننده استخراج شد تا سلول‌های تمام جمع کننده با عملکرد بهتر مشخص شوند. بهره نویز واحد (UNG)‌ نیز برای ارزیابی نویز بررسی شد. در نهایت مقایسه‌ای جامع از لحاظ تأخیر انتشار، توان مصرفی، حاصل‌ضرب توان-تأخیر (PDP)، سوئینگ، حساسیت در برابر تغییرات فرآیند و نویز برای تمام جمع کننده‌های مبتنی بر روش GDI انجام شد. نتایج به‌دست‌آمده می‌تواند در تصمیم‌گیری طراحان مدار مجتمع برای انتخاب ساختار مناسب تمام جمع کننده مبتنی بر روش GDI مفید واقع شود. پرونده مقاله

دسترسی آزاد مقاله

5 - تحلیل تاثیرتغییرات معماریFINها بر جریانDrain ترانزیستورFINFET و بر متوسط‌توان‌مصرفی و تاخیرانتشاری درتمام‌جمع‌کننده‌‌یCMOS-آمیخته
تیمور راشدزاده سید محمد علی ریاضی نجمه چراغی شیرازی

در این مقاله، مدارتمام جمع کننده، باسبک منطقیCMOSآمیخته مطرح شده است که ترکیبی از ترانزیستورهای عبور و گیت های انتقال و ترانزیستورهای نوعN وP می باشد. برای طراحی مدار تمام جمع کننده از ترانزیستورهایFINFET، مدل BSIM-CMG، دو-گیتی و ساختار FINFETرویBulk و طولGate 16 نانو چکیده کامل

در این مقاله، مدارتمام جمع کننده، باسبک منطقیCMOSآمیخته مطرح شده است که ترکیبی از ترانزیستورهای عبور و گیت های انتقال و ترانزیستورهای نوعN وP می باشد. برای طراحی مدار تمام جمع کننده از ترانزیستورهایFINFET، مدل BSIM-CMG، دو-گیتی و ساختار FINFETرویBulk و طولGate 16 نانومتر استفاده خواهیم کرد و برای شبیه سازی از HSPICEاستفاده می کنیم. با توجه به ساختار و معماری ترانزیستورهایFINFET، تاثیر تغییرات در ضخامت و ارتفاع وتعدادFIN‌ بر روی جریانDrain ترانزیستورFINFET و پارامترهای خروجی تمام جمع کننده مانند تاخیرانتشاری و متوسط توان مصرفی تمام جمع کننده و همچنین تاثیر تغییرات در فرکانس ورودی ها مورد بررسی قرارمی گیرد. مطابق نتایج شبیه سازی با افزایش ارتفاع وضخامت وتعدادFIN، جریان DrainترانزیستورFINFET و توان مصرفی تمام جمع کننده افزایش پیدا می کند و تاخیرانشاری تمام جمع کننده کاهش پیدا می کند و بلعکس. و همچنین با افزایش فرکانس کاری، توان مصرفی تمام جمع کننده افزایش پیدا می کند. پرونده مقاله

دسترسی آزاد مقاله

6 - A New Coplanar Full Adder/Subtractor in Quantum-Dot Cellular Automata Technology
Mohsen Vahabi Amir Sabbagh Molahosseini

The conventional CMOS technology faces different challenges such as fabrication in nanoscale which motivates researchers to find new alternatives to it for future high-performance systems. The quantum-dot cellular automata (QCA) is one of efficient nano-electronics tech چکیده کامل

The conventional CMOS technology faces different challenges such as fabrication in nanoscale which motivates researchers to find new alternatives to it for future high-performance systems. The quantum-dot cellular automata (QCA) is one of efficient nano-electronics technologies which can provide simple and efficient implementation of digital circuits in nanoscale. Due to the importance of addition in digital processors and embedded systems, there many QCA designs of adders and subtractors during the previous years. However, recently the unified design of adder and subtractor circuits has been considered to achieve overall area and delay reduction for digital computational circuits. In this paper, we present new coplanar design of a unified adder/subtractor unit with the QCA technology. Besides, the proposed single-layer design approach has been used to design separate half adder, half subtractor, half adder and full adder circuits. The comparison of circuit’s parameters of the proposed designs than previous works show the significant improvement in term of area, delay and cell number. پرونده مقاله

دسترسی آزاد مقاله

7 - An Ultra-Low-Power and Full-Swing Full Adder Cell
Soorena Zohoori Mehdi Dolatshahi

In this paper, a one-bit ultra-low-power full adder cell using GDI structure is proposed. Main objective of this design is not only providing low power consumption, but also providing full swing outputs. In this paper, combination of different logics and stacking techni چکیده کامل

In this paper, a one-bit ultra-low-power full adder cell using GDI structure is proposed. Main objective of this design is not only providing low power consumption, but also providing full swing outputs. In this paper, combination of different logics and stacking technique are used to provide an ultra-low power cell. Also, by using stacked inverters after each function, full swing characteristic for the cell is obtained. These characteristics are obtained in cost of more occupied chip area and higher delay. In order to verify the performance of the proposed cell, simulations are done in HSPICE using 90nm CMOS technology library. Beside Noise immunity, power consumption is also analyzed under different load conditions, different supply voltages and different temperatures. Although delay of the circuit is increased, results show a tremendous reduction in power consumption and an improved power-delay-product for the proposed full adder cell. پرونده مقاله

دسترسی آزاد مقاله

8 - طراحی و شبیه‌سازی مدارهای جمع‌کننده کم‌مصرف با استفاده از گیت MGDI در فناوری QCA
حمیدرضا صدر ارحامی سیدمحمدعلی زنجانی مهدی دولتشاهی بهرنگ برکتین

با طراحی مدارها در ابعاد نانو و مشاهده مشکلات فناوری CMOS، طراحان به دنبال جایگزین¬های مناسب برای این فناوری هستند. آتاماتای سلولی کوانتومی QCA، یکی از این فناوری‌های پیشنهادی است که باتوجه‌به سرعت بالا و توان مصرفی پایین، توجه محققان را به خود جلب کرده است. از طرفی، رو چکیده کامل

با طراحی مدارها در ابعاد نانو و مشاهده مشکلات فناوری CMOS، طراحان به دنبال جایگزین¬های مناسب برای این فناوری هستند. آتاماتای سلولی کوانتومی QCA، یکی از این فناوری‌های پیشنهادی است که باتوجه‌به سرعت بالا و توان مصرفی پایین، توجه محققان را به خود جلب کرده است. از طرفی، روش ورودی انتشار گیت GDI یک روش بهبود توان و مساحت اشغالی است که با استفاده از تعداد ترانزیستور کمتر، منجر به‌سرعت بیشتر، اتلاف توان کم‌تر و كاهش پيچيدگي در توابع بولي شده است. همچنین جمع‌کننده به‌عنوان مدار محاسباتی پایه در طراحی سامانه‌های دیجیتال از اهمیت ویژه‌ای برخوردار است. در این مقاله، یک مدار نیم جمع¬کننده، یک مدار نیم تفریق¬کننده و سه مدار جمع‌کننده جدید در فناوری QCA و به کمک بلوک GDI بهبودیافته، طراحی شده است. شبیه‌سازی این مدارها با استفاده از نرم‌افزار QCADesigner و در فناوری 18 نانومتر مزیت‌های استفاده هم‌زمان از فناوری QCA و روش GDI به‌صورت هم‌زمان را نشان می¬دهد. نتایج حاصل از مقایسه و ارزیابی مدارهای پیشنهادی نسبت به بهترین جمع‌کننده موجود، بیانگر کاهش تا حدود 55% در مساحت اشغالی، کاهش محسوس تعداد سلول‌ها و تأخیری برابر و یا کمتر تا 28% نسبت به کارهای موجود است. پرونده مقاله

دسترسی آزاد مقاله

9 - یک سلول XOR جدید دو ورودی مبتنی بر CNTFET با توان نشتی فوق العاده پایین برای تمام جمع کننده های ولتاژ پایین و توان پایین
امیر باغی رهین وحید باغی رهین

گیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است چکیده کامل

گیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است. اهداف طراحی اصلی برای این مدار جدید، اتلاف توان کم، جریان نشتی پایین و سوئینگ ولتاژ کامل در یک ولتاژ تغذیه کم (Vdd = 0.5 V) می باشد. چندین مدار XOR به طور کامل با استفاده از HSPICE با تکنولوژی های 32nm CMOS و 32nm CNTFET در یک ولتاژ تغذیه کم شبیه سازی شده اند. مدار XOR پیشنهادی با مدارهای قبلاً شناخته شده مقایسه شده و عملکرد ممتاز آن نشان داده شده است. شبیه سازی ها نشان می دهند که XOR ولتاژ پایین جدید، تلفات توان کمتر، جریان نشتی کمتر و PDP کوچکتری در مقایسه با سایر مدارات XOR قبلی دارد و نسبت به تغییرات پروسه مقاوم می‌باشد. براساس نتایج بدست آمده در ولتاژ تغذیه 0/5 ولت، فرکانس 250 مگا هرتز و خازن بار 3/5 فمتو فاراد، XOR پیشنهادی تاخیر انتشار برابر 149/05 پیکو‌ثانیه، توان مصرفی 716/72 پیکو وات، توان نشتی 1/25 پیکو وات و PDP برابر 21-10×10/683 ژول از خود نشان می‌دهد. XOR پیشنهادی می تواند به خوبی در مدارات جمع کننده ولتاژ پایین و توان پایین استفاده شود. پرونده مقاله

دسترسی آزاد مقاله

10 - یک فشرده ساز 4:2 مافوق ولتاژ پایین و توان پایین با استفاده از ترانزیستورهای FinFET
امیر باغی رهین وحید باغی رهین

یک فشرده ساز، بلوک سازنده بسیاری از مدارات محاسباتی می‌باشد. طراحی یک فشرده ساز که مساحت کوچکتر، توان مصرفی کم و سرعت بالا دارد همواره مورد تقاضا می‌باشد. از آنجاییکه طول کانال به سمت مقیاس نانو میل می‌کند استفاده از MOSFET به عنوان افزاره پایه در فشرده‌ساز اکنون به محد چکیده کامل

یک فشرده ساز، بلوک سازنده بسیاری از مدارات محاسباتی می‌باشد. طراحی یک فشرده ساز که مساحت کوچکتر، توان مصرفی کم و سرعت بالا دارد همواره مورد تقاضا می‌باشد. از آنجاییکه طول کانال به سمت مقیاس نانو میل می‌کند استفاده از MOSFET به عنوان افزاره پایه در فشرده‌ساز اکنون به محدودیت های عملکردی خود از قبیل اتلاف توان میانگین و سرعت نائل می‌شود. در این مقاله، یک سلول تمام جمع کننده یک بیتی با استفاده از ترانزیستور FinFET براساس مدل فرایند PTM 32nm با ولتاژ تغذیه 0.5 ولت برای کاربردهای موبایل پیشنهاد شده است.سپس، از تمام جمع کننده پیشنهادی در ساختار فشرده ساز استفاده شده و عملکرد فشرده ساز 4:2 پیشنهادی با نتایج شبیه سازی بدست آمده از نرم افزار HSPICE ارزیابی شده است. پارامترهای اصلی فشرده ساز از قبیل توان مصرفی، تاخیر، PDP‌و EDP اندازه گیری شده و عملکرد ممتاز آن با شبیه سازی های مختلف ثابت گردید. همچین، در مقایسه با فشرده ساز مبتنی بر MOSFET، تعداد ترانزیستورها به 42 عدد کاهش یافت. پرونده مقاله

دسترسی آزاد مقاله

11 - طراحی و شبیه‌سازی یک تمام جمع‌کننده جدید در تکنولوژی نانو لوله‌ی کربنی با عملکرد بهینه
عباس اسدی آقبلاغی مهران عمادی

مدار تمام جمع کننده، به دلیل توانایی در پیاده‌سازی چهار عمل اصلی محاسباتی (جمع، تفریق، ضرب و تقسیم) به عنوان یکی از مهمترین و پرکاربردترین بخش‌های اصلی پردازنده‌های دیجیتالی در طرّاحی مدارهای مجتمع، شناخته می‌شود. بدین منظور، در این مقاله تلاش شده است که سلول تمام جمع‌ک چکیده کامل

مدار تمام جمع کننده، به دلیل توانایی در پیاده‌سازی چهار عمل اصلی محاسباتی (جمع، تفریق، ضرب و تقسیم) به عنوان یکی از مهمترین و پرکاربردترین بخش‌های اصلی پردازنده‌های دیجیتالی در طرّاحی مدارهای مجتمع، شناخته می‌شود. بدین منظور، در این مقاله تلاش شده است که سلول تمام جمع‌کننده‌ی جدیدی با بهره‌گیری از تکنولوژی ترانزیستورهای نانولوله‌ی کربنی، جهت دستیابی به مداری با عملکردی مناسب و توان مصرفی کم، ارائه گردد. طرح پیشنهادی از 12 ترانزیستور CNTFET که با استفاده از منطق ترانزیستورهای عبور به هم متصل شده‌اند، تشکیل شده است. ترانزیستورهای نانولوله‌ی کربنی در توان مصرفی و سرعت عملکرد، برتری قابل توجهی نسبت به ترانزیستورهایMOSFET از خود نشان می‌دهند. شبیه‌سازی طرح پیشنهادی، با استفاده از نرم افزار Hspice و بر مبنای مدل CNTFET، با ولتاژ اعمالی V65/0 در سه فرکانس و سه مقدار خازن بار متفاوت، انجام می‌شود و نتایج به دست آمده، برتری طرح پیشنهادی را نسبت به مدارهای نظیر ارائـه شده در مقالات پیشین، اثبـات می‌کند پرونده مقاله

دسترسی آزاد مقاله

12 - A Low Power Full Adder Cell based on Carbon Nanotube FET for Arithmetic Units
Mokhtar Mohammadi Ghanatghestani Mehdi Bagherizadeh

In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input cap چکیده کامل

In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input capacitors and inverters are used. These kinds of design method cause a high degree of regularity and simplicity. The proposed design can be used in many applications specifically wherever the low power consumption is the goal. The proposed full adder cell is compared to five full adders in terms of power consumption, speed, and power delay product (PDP). Also in order to evaluate the proposed design, several simulations are performed in different load capacitors, frequencies and temperatures. Simulation results demonstrate the higher efficiency of the proposed full adder cell with respect to other conventional and modern CNFET and MOSFET implementations. All Simulations are performed by using Synopsys HSPICE with 32 nm CMOS and 32 nm CNFET technologies. پرونده مقاله

دسترسی آزاد مقاله

13 - A Full Adder Cell Based on MOSFET Technology to apply in Arithmetic circuits
Mokhtar Mohammadi Ghanatghestani Fatemeh Mohammadi Ghanatghestani

In this paper, a full adder cell based on a parallel design using MOSFET &lrm;technology is presented. The main goal of designing this full adder cell is to reduce &lrm;critical path delay in adder circuits. The proposed design by reduces length of data &lrm;path and po چکیده کامل

In this paper, a full adder cell based on a parallel design using MOSFET &lrm;technology is presented. The main goal of designing this full adder cell is to reduce &lrm;critical path delay in adder circuits. The proposed design by reduces length of data &lrm;path and positively, affects speed and power consumption parameters. In order to &lrm;evaluate the proposed full adder cell, several simulations are performed in &lrm;different load capacitors, frequencies and temperatures using HSPICE in 32nm &lrm;CMOS technologies. The proposed full adder cells were compared with eight other &lrm;full adder cells using 4-bit Ripple Carry Adder (RCA) and 8-bit RCA circuits in &lrm;power consumption, speed, and Power Delay Product (PDP) parameters. The &lrm;obtained results indicate that the proposed design is faster than other designs due &lrm;to a shortened data path. The results of the simulations confirm the higher efficiency &lrm;of the proposed full adder cell with respect to other designs. &lrm; پرونده مقاله

دسترسی آزاد مقاله

14 - New CNFET- Based Full Adder cells for Low- Power and Low- Voltage Applications
Mehdi Bagherizadeh Mohammad Eshghi

Scaling challenges and limitations of conventional silicon transistors have led the designers to apply novel nano-technologies. One of the most promising and possible nano-technologies is CNT (Carbon Nanotube) based transistors. CNFET have emerged as the more practicabl چکیده کامل

Scaling challenges and limitations of conventional silicon transistors have led the designers to apply novel nano-technologies. One of the most promising and possible nano-technologies is CNT (Carbon Nanotube) based transistors. CNFET have emerged as the more practicable and promising alternative device compared to the other nanotechnologies. This technology has higher efficiency compared to the silicon-based MOSFET and is appropriate for high-frequency applications. Full Adder cell is the essential core and the building block of most arithmetic circuits and is placed on most parts of their critical paths .In this paper, power-efficient CNFET (Carbon Nanotube Field Effect Transistor) based Full Adder cell is proposed. This design is simulated in several supply voltages, frequencies and load capacitors using HSPICE circuit simulator. Considerable improvement is achieved in terms of power and PDP (Power-Delay-Product) in comparison with other classical CNFET-based designs, in the literature. Our proposed Full Adder can also drive large load capacitance and works properly in low supply voltages. پرونده مقاله

دسترسی آزاد مقاله

15 - A Low-Power and Low-Energy 1-Bit Full Adder Cell Using 32nm CNFET Technology Node
Meysam Mohammadi Yavar Safaei Mehrabani

Full adder cell is often placed in the critical path of other circuits. Therefore it plays an important role in determining the entire performance of digital system. Moreover, portable electronic systems rely on battery and low-power design is another concern. In conclu چکیده کامل

Full adder cell is often placed in the critical path of other circuits. Therefore it plays an important role in determining the entire performance of digital system. Moreover, portable electronic systems rely on battery and low-power design is another concern. In conclusion it is a vital task to design high-performance and low-power full adder cells. Since delay opposes against power consumption, we focus on Power-Delay Product (PDP) as a figure of merit. In this paper using carbon nanotube field-effect transistors (CNFETs) a novel low power and low PDP 1-bit full adder cell is proposed. The novel cell is based on capacitive threshold logic (CTL) and to strengthen its internal signals transmission gates (TGs) are applied. Using both CTL and TG techniques lead to achieving low power consumption full adder cell. Intensive simulations with 32nm technology node using Synopsys HSPICE with regard to different power supplies, temperatures, output loads, and operating frequencies are performed. All simulations confirm the superiority of the proposed cell compared to other state-of-the-art cells. پرونده مقاله

دسترسی آزاد مقاله

16 - New full adders using multi-layer perceptron network
Reza Sabbaghi Leila Dehbozorgi Reza Akbari-Hasanjani

How to reconfigure a logic gate for a variety of functions is an interesting topic. In this paper, a different method of designing logic gates are proposed. Initially, due to the training ability of the multilayer perceptron neural network, it was used to create a new t چکیده کامل

How to reconfigure a logic gate for a variety of functions is an interesting topic. In this paper, a different method of designing logic gates are proposed. Initially, due to the training ability of the multilayer perceptron neural network, it was used to create a new type of logic and full adder gates. In this method, the perceptron network was trained and then tested. This network was 100% accurate to determine outputs based on inputs. The results of comparison showed that the multilayer perceptron network had higher velocity and less delay in most cases, and used a smaller number of neurons, which will reduce the loss of power. Meanwhile, implementation of these gates will require less space through the multi-layer perceptron network. This method is prioritized in terms of the number of neurons and the level of implementation, and the speed of the detection of output compared to the other design. It also occupies less hardware space and is less complicated. پرونده مقاله

فهرست مقالات Full adder

سکوی نشر دانش

پیوندهای سایت

مراکز مرتبط

پشتیبانی

صفحات رسمی