-
حرية الوصول المقاله
1 - First principle study of the effect of defects on performance of single-molecule pentacene field effect transistors
Bahniman Ghosh Akash GraminAbstractIn this work, we have performed first principle study on a single-molecule pentacene field effect transistor and studied various oxygen- and hydrogen-induced defects in the same device configuration. Further, we have investigated the effect of these defects on t أکثرAbstractIn this work, we have performed first principle study on a single-molecule pentacene field effect transistor and studied various oxygen- and hydrogen-induced defects in the same device configuration. Further, we have investigated the effect of these defects on the various electronic transport properties of the device and compared them with those of the original device along with reporting the negative differential region window and the peak-to-valley ratio in different cases. For this purpose, we have applied the density functional theory in conjugation with non-equilibrium green’s function (NEGF) formalism on a 14.11 Å pentacene device to obtain the I–V characteristics, conductance curves and transmission spectra in various device scenarios. تفاصيل المقالة -
حرية الوصول المقاله
2 - Design and simulation of an Improved NEMFET with Low Leakage Current and Sub-threshold Swing
Nastaran Jafari Farshad Babazadeh Zahra AhangariIn this paper design and simulation of an improved depletion-mode n-channel nanoelectromechanical field effect transistor (NEMFET) at 300K is reported. The designed NEMFET is based on NEMS technology and fully compatible with CMOS fabrication process. A NEMFET is compos أکثرIn this paper design and simulation of an improved depletion-mode n-channel nanoelectromechanical field effect transistor (NEMFET) at 300K is reported. The designed NEMFET is based on NEMS technology and fully compatible with CMOS fabrication process. A NEMFET is composed of a NEM relay and a MOSFET and comprises a movable gate and a semiconductor part, so that the flowing current is always in the semiconductor part. The nanomechanical movable gate was a bossed doubly clamped beam and simulated by COMSOL Multiphysics software and the electrical part was designed and simulated by ATLAS software. The designed NEMFET had a 25 nm length, 100 nm width and 5.2 nm thicknesses. Optimization was done by applying two 8.5 nm spaces, one between source to gate and the other between gate to drain. Simulation results show in the proposed structure, sub-threshold swing was decreased to 86 mV/dec and the Ion/Ioff ratio was increased to 8.68×104. تفاصيل المقالة -
حرية الوصول المقاله
3 - Performance Investigation of Pentacene Based Organic Double Gate Field Effect Transistor and its Application as an Ultrasensitive Biosensor
Mohammad Reza Jouharchi Zahra Ahangari Farshad BabazadehIn this paper, the electrical performance of double gate organic field effect transistor (DG-OFET) are thoroughly investigated and feasibility of the device as an efficient biosensor is comprehensively assessed. The introduced device provides better gate control over th أکثرIn this paper, the electrical performance of double gate organic field effect transistor (DG-OFET) are thoroughly investigated and feasibility of the device as an efficient biosensor is comprehensively assessed. The introduced device provides better gate control over the channel, yielding better charge injection properties from source to channel and providing higher on-state current in comparison with single gate devices. The susceptibility of fundamental electrical parameters with respect to the variation of design parameters is thoroughly calculated. In particular, standard deviation and average value of main electrical parameters signify that metal gate workfunction, channel thickness and gate oxide thickness are fundamental design measures that may modify the device efficiency. The insensitivity of off-state current to the change of channel length and drain bias confirms feasibility of the device in nanoscale regime. Next, a nano cavity is embedded in the gate insulator region for accumulation of biomolecules. The immobilization of molecules with different dielectric constants in the gate insulator hollow alters the gate capacitance and results in the drain current deviation with respect to the air- filled cavity condition. It is shown that by the occupancy of whole volume of the nanogap, a maximum range of on-state current variation can be achieved. تفاصيل المقالة -
حرية الوصول المقاله
4 - Performance Optimization and Sensitivity Analysis of Junctionless FinFET with Asymmetric Doping Profile
Zahra Ahangari Ehsan Asadi Seied Ali HosseiniIn this paper, a novel junctionless fin field effect transistor (FinFET) with asymmetric doping profile along the device from source to drain (ADJFinFET) is introduced and the electrical characteristics of the device are comprehensively assessed. Unlike the conventional أکثرIn this paper, a novel junctionless fin field effect transistor (FinFET) with asymmetric doping profile along the device from source to drain (ADJFinFET) is introduced and the electrical characteristics of the device are comprehensively assessed. Unlike the conventional junctionless FinFET, ADJFinFET has lower channel doping density with respect to the adjacent source and drain regions, which provides superior electrical performance in nanoscale regime. Impact of device geometry and physical design parameters on the device performance are thoroughly investigated via calculating standard deviation over mean value of main electrical measures. The sensitivity analysis reveals that metal gate workfunction, doping density and fin width are critical design parameters that may fundamentally modify the device performance. Furthermore, 2D variation matrix of gate workfunction and channel doping density are calculated for optimizing the device performance in terms of off-state and on-state current. The results demonstrate that the proposed device establishes a promising candidate to realize the requirements of low-power high-performance integrated circuits. تفاصيل المقالة -
حرية الوصول المقاله
5 - یک سلول XOR جدید دو ورودی مبتنی بر CNTFET با توان نشتی فوق العاده پایین برای تمام جمع کننده های ولتاژ پایین و توان پایین
امیر باغی رهین وحید باغی رهینگیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است أکثرگیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است. اهداف طراحی اصلی برای این مدار جدید، اتلاف توان کم، جریان نشتی پایین و سوئینگ ولتاژ کامل در یک ولتاژ تغذیه کم (Vdd = 0.5 V) می باشد. چندین مدار XOR به طور کامل با استفاده از HSPICE با تکنولوژی های 32nm CMOS و 32nm CNTFET در یک ولتاژ تغذیه کم شبیه سازی شده اند. مدار XOR پیشنهادی با مدارهای قبلاً شناخته شده مقایسه شده و عملکرد ممتاز آن نشان داده شده است. شبیه سازی ها نشان می دهند که XOR ولتاژ پایین جدید، تلفات توان کمتر، جریان نشتی کمتر و PDP کوچکتری در مقایسه با سایر مدارات XOR قبلی دارد و نسبت به تغییرات پروسه مقاوم میباشد. براساس نتایج بدست آمده در ولتاژ تغذیه 0/5 ولت، فرکانس 250 مگا هرتز و خازن بار 3/5 فمتو فاراد، XOR پیشنهادی تاخیر انتشار برابر 149/05 پیکوثانیه، توان مصرفی 716/72 پیکو وات، توان نشتی 1/25 پیکو وات و PDP برابر 21-10×10/683 ژول از خود نشان میدهد. XOR پیشنهادی می تواند به خوبی در مدارات جمع کننده ولتاژ پایین و توان پایین استفاده شود. تفاصيل المقالة -
حرية الوصول المقاله
6 - طراحی و شبیهسازی یک تقویتکننده ترارسانای عملیاتی راهاندازی شده از طریق بدنه مبتنی بر فناوری ترانزیستور اثر میدان نانولولهکربنی
سید محمد علی زنجانی مصطفی پرویزیدر این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدو أکثردر این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدودیت های فناوری CMOS، در فناوری CNTFET انجام شده است. همچنین به منظور بهبود خطینگی مدار، ترانزیستورهای تریودی در هر دوطبقه به کار برده شده است. شبیه سازی های مدار تقویت کننده ترارسانایی عملیاتی پیشنهادی در نرم افزار HSPICE و با ولتاژ تغذیه یک ولت و خازن های بار یک پیکوفاراد انجام پذیرفته است. بر اساس نتایج به دست آمده، مدار پیشنهادی کمتر از 27 میکرووات توان مصرف می کند و بهره بالای 98 دسی بل را ارائه می دهد. مقدار CMRR و PSRR مدار پیشنهاد شده به ترتیب برابر با 121 دسی بل و 152 دسی بل است. نویز ارجاع شده به ورودی مدار برابر با 92/0 نانو ولت بر رادیکال هرتز بوده و سرعت چرخش مدار برابر با 111 ولت بر میکروثانیه است که نشان از بهتربودن مقدار ضریب شایستگی مدار پیشنهادی در مقایسه با کارهای قبلی است. تفاصيل المقالة -
حرية الوصول المقاله
7 - طراحی حسگر دمای کم توان مبتنی بر عملکرد زیرآستانه ترانزیستورهای نانولوله کربنی با خطای یک و نیم درجه سانتیگراد درمحدوده 30- تا 125 درجه سانتیگراد
سید محمد علی زنجانی معصومه عالی پور مصطفی پرویزیدر این مقاله، یک حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات أکثردر این مقاله، یک حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات دما، روشی پیشنهادی می تواند به جبران سازی این تغییرات ناشی از تغییرات دمایی در محدوده 30- الی 125+ درجه سانتی گراد پاسخ دهد. حس گر دمایی به همراه تقویت کننده آن می تواند به صورت یک سیستم بر روی سطح تراشه برای مانیتورینگ و کنترل دما استفاده گردد. همچنین در فناوری ترانزیستور اثر میدان نانو لوله کربنی (CNTFET) با ولتاژ تغذیه 5/0 ولت در ناحیه زیرآستانه توسط نرم افزار HSPICE توسط مدل نانوکربنی (CNT) 32 نانومتر شبیه سازی شده است. نتایج شبیهسازی نشان می دهد که در دماهای 30- تا 125 درجه سانتی گراد به صورت خطی و با حساسیت یک میلی ولت بر درجه، دما را اندازه گیری می کند و در دمای اتاق تنها 123 نانو وات توان مصرف می نماید. همچنین خطای اندازه گیری شده در دمای 125 درجه سانتی گراد حدود 5/2 میلی-ولت است که به معنی خطای 25/1 درجه سانتی گراد در این دما است. تفاصيل المقالة -
حرية الوصول المقاله
8 - طراحی و شبیهسازی یک تمام جمعکننده جدید در تکنولوژی نانو لولهی کربنی با عملکرد بهینه
عباس اسدی آقبلاغی مهران عمادیمدار تمام جمع کننده، به دلیل توانایی در پیادهسازی چهار عمل اصلی محاسباتی (جمع، تفریق، ضرب و تقسیم) به عنوان یکی از مهمترین و پرکاربردترین بخشهای اصلی پردازندههای دیجیتالی در طرّاحی مدارهای مجتمع، شناخته میشود. بدین منظور، در این مقاله تلاش شده است که سلول تمام جمعک أکثرمدار تمام جمع کننده، به دلیل توانایی در پیادهسازی چهار عمل اصلی محاسباتی (جمع، تفریق، ضرب و تقسیم) به عنوان یکی از مهمترین و پرکاربردترین بخشهای اصلی پردازندههای دیجیتالی در طرّاحی مدارهای مجتمع، شناخته میشود. بدین منظور، در این مقاله تلاش شده است که سلول تمام جمعکنندهی جدیدی با بهرهگیری از تکنولوژی ترانزیستورهای نانولولهی کربنی، جهت دستیابی به مداری با عملکردی مناسب و توان مصرفی کم، ارائه گردد. طرح پیشنهادی از 12 ترانزیستور CNTFET که با استفاده از منطق ترانزیستورهای عبور به هم متصل شدهاند، تشکیل شده است. ترانزیستورهای نانولولهی کربنی در توان مصرفی و سرعت عملکرد، برتری قابل توجهی نسبت به ترانزیستورهایMOSFET از خود نشان میدهند. شبیهسازی طرح پیشنهادی، با استفاده از نرم افزار Hspice و بر مبنای مدل CNTFET، با ولتاژ اعمالی V65/0 در سه فرکانس و سه مقدار خازن بار متفاوت، انجام میشود و نتایج به دست آمده، برتری طرح پیشنهادی را نسبت به مدارهای نظیر ارائـه شده در مقالات پیشین، اثبـات میکند تفاصيل المقالة -
حرية الوصول المقاله
9 - Design and Implementation of MOSFET Circuits and CNTFET, Ternary Multiplier in the Field of Galois
Malakeh Karimghasemi-rabori Peiman KeshavarzianDue to the high density and the low consumption power in the digital integrated circuits, mostly technology of CMOS is used. During the past times, the Metal oxide silicon field effect transistors (MOSFET) had been used for the design and implementation of the digital i أکثرDue to the high density and the low consumption power in the digital integrated circuits, mostly technology of CMOS is used. During the past times, the Metal oxide silicon field effect transistors (MOSFET) had been used for the design and implementation of the digital integrated circuits because they are compact and also they have the less consumption power and delay to the other transistors. But after discovering the carbon nano-tubes by Ijima et al., several studies have been done on these structures in the other sciences. Single cover nano-tubes due to the electrical traits such as low consumption power, high speed, the compact area with the smallest dimensions in the form of nano by the unique configuration, multiple threshold recognition, least threshold of noise, etc. better than the other nano-tubes. Over the past times, bi-valued logic was used but these days, multi-valued logic (due to the features such as high speed in the transfer of information, decrease of the number of gate, the decrease of operation, etc) is being used. Among the multi-valued logics, triple one because of less evaluated cost of installation and the simple method for implementation of the electronic circuits, is considered more than the other. In this article, by the use of triple-valued field of Galois, the multiplier circuits based on Metal oxide silicon field effect transistors (MOSFET) as well, the transistors of field effect of semi-carbon nano-tubes were designed and implemented. تفاصيل المقالة -
حرية الوصول المقاله
10 - A Low Power Full Adder Cell based on Carbon Nanotube FET for Arithmetic Units
Mokhtar Mohammadi Ghanatghestani Mehdi BagherizadehIn this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input cap أکثرIn this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input capacitors and inverters are used. These kinds of design method cause a high degree of regularity and simplicity. The proposed design can be used in many applications specifically wherever the low power consumption is the goal. The proposed full adder cell is compared to five full adders in terms of power consumption, speed, and power delay product (PDP). Also in order to evaluate the proposed design, several simulations are performed in different load capacitors, frequencies and temperatures. Simulation results demonstrate the higher efficiency of the proposed full adder cell with respect to other conventional and modern CNFET and MOSFET implementations. All Simulations are performed by using Synopsys HSPICE with 32 nm CMOS and 32 nm CNFET technologies. تفاصيل المقالة -
حرية الوصول المقاله
11 - Performance Analysis of InAs/AlGaSb Heterojunction Electron-Hole Bilayer Tunnel Field Effect Transistor for Low-Power High-Speed Digital Computing
Zahra AhangariIn this paper, a novel device, namely heterojunction electron-hole bilayer tunnel field effect transistor (HJ-EHBTFET), is proposed which outperforms conventional tunnel field effect transistor (TFET) in terms of electrical performance. The use of lattice matched InAs/A أکثرIn this paper, a novel device, namely heterojunction electron-hole bilayer tunnel field effect transistor (HJ-EHBTFET), is proposed which outperforms conventional tunnel field effect transistor (TFET) in terms of electrical performance. The use of lattice matched InAs/Al0.6Ga0.4Sb material combination results in a broken band gap configuration, making it highly suitable for high speed ultra-low applications, as it requires smaller gate bias for the onset of tunneling. The impact of critical design parameters on the device performance is comprehensively investigated. The proposed device utilizes electrical doping instead of physical doping for the creation of tunneling junction, which effectively addresses the problem of low solubility of dopants in heavily doped III-V materials. The top gate and bottom gate workfunction are critical design parameters that effectively modulated the electrically induced charges at the tunneling junction and consequently, affect the tunneling rate. In order to obtain the lowest possible transition voltage for the onset of tunneling, a variation matrix of threshold voltage variation is computed as a function of gate electrode workfunction. Through this process, a step-like behavior from off-state to on-state has been achieved, with a subthreshold swing of 3 mV/dec and on/off current ratio of 5.8×1012, thereby paving the way for the design of low-power high-speed digital computing systems. تفاصيل المقالة
سند
Sanad is a platform for managing Azad University publications
الروابط
المراكز ذات الصلة
دعامة
الصفحات الرسمية
حقوق هذا الموقع الإلكتروني مملوكة لنظام SANAD Press Management. © 1442-1446