Low power

حرية الوصول المقاله

1 - طراحی سلول تمام جمع کننده تک بیتی کم توان مبتنی بر ترانزیستور عبور
مهدی سیاف عبدالرسول قاسمی روزبه حمزه ئیان

10.30495/jce.2022.692834

در دنیای الکترونیک و دیجیتال امروزی، افزایش تقاضا برای سیستم‌های قابل حمل موجب شده تا صنعت الکترونیک و تکنولوژی طراحی تراشه‌ها به سمت روش‌های کاهش مصرف توان سوق پیدا کنند و لذا مصرف توان به معیاری مهم در این زمینه تبدیل شده است. هم‌چنین افزایش سرعت تراشه‌ها و کاهش تاخیر أکثر

در دنیای الکترونیک و دیجیتال امروزی، افزایش تقاضا برای سیستم‌های قابل حمل موجب شده تا صنعت الکترونیک و تکنولوژی طراحی تراشه‌ها به سمت روش‌های کاهش مصرف توان سوق پیدا کنند و لذا مصرف توان به معیاری مهم در این زمینه تبدیل شده است. هم‌چنین افزایش سرعت تراشه‌ها و کاهش تاخیر انتشار مدارها همواره از اهداف مهم مهندسان طراح دیجیتال بوده است. از انجا که عنصر جمع‌کننده ‌ از جمله عناصر مهم در بسیاری از سیستم‌های دیجیتال است، لذا امروزه جمع‌کننده‌های گوناگون با تکنولوژی‌ها و رویکردهای مختلف طراحی مطرح شده‌اند که هر یک دارای مزایا و معایب مشخصی می‌باشند. در این مقاله، سلول مدار تمام جمع کننده تک بیتی مبتنی بر ترانزیستور عبور با مصرف توان کم ارائه شده است این مدار با فرکانس 1GHZبرای استفاده در بلوک های واحد محاسبه منطق و ریاضی پردازنده‌های سیگنال دیجیتال و انواع سیستم‌های الکترونیکی و مخابراتی دیجیتال کاربرد دارد . در مدار پیشنهادی از ساختار XOR-XOR استفاده شده و مبتنی بر تکنینک ترانزیستور عبور می باشد و پارامترهایی نظیر توان مصرفی، تاخیر انتشار، حاصلضرب توان در تاخیر ، و تعداد ترانزیستورها بهبود حاصل شده است. مدار پیشنهادی در تکنولوژی 180نانومتر CMOS طراحی شده است و نتایج شبیه سازی نشان می دهد که به ازای ولتاژ تغذیه 1.8 ولت توان مصرفی برابر با 83 میکرو وات ، تاخیر زمانی 89 پیکو ثانیه ، حاصلضرب توان در تاخیر 7 فمتو ژول بدست می آید. تفاصيل المقالة

حرية الوصول المقاله

2 - جمع کننده کامل برگشت پذیر با تأخیر کم و کارآمد بر اساس گیت های تافولی
سیده فاطمه دیماد نبی اله شیری فرشاد پسران

10.30495/jce.2023.1988197.1207

مدارهای برگشت پذیر به دلیل ویژگی های منحصر به فردی که دارند در کاربردهای با قابلیت صرفه جویی در انرژی مفید هستند.از این رو، با استفاده از فناوری ترانزیستور اثر میدانی نانولوله کربنی 32 نانومتری (CNTFET) و با تکیه برگیت‌های برگشت‌پذیر Toffoli، یک مدار تمام جمع‌کننده جدید أکثر

مدارهای برگشت پذیر به دلیل ویژگی های منحصر به فردی که دارند در کاربردهای با قابلیت صرفه جویی در انرژی مفید هستند.از این رو، با استفاده از فناوری ترانزیستور اثر میدانی نانولوله کربنی 32 نانومتری (CNTFET) و با تکیه برگیت‌های برگشت‌پذیر Toffoli، یک مدار تمام جمع‌کننده جدید ارائه می‌شود. مدار پیشنهادی دارای 4 گیت اصلی Toffoli و 18 ترانزیستور است. 3 گیت از 4 گیت دارای شماتیک ترانزیستور یکسان با یک ترانزیستور ثابت روشن هستند، اما گیت باقیمانده فقط دو ترانزیستور دارد. مدار پیشنهادی دارای 3 ورودی ثابت و 4 خروجی زائد می باشد. به عنوان یک روش جدید، در مدار پیشنهادی، تنها از یک نوع گیت برگشت پذیر استفاده می شود. نتایج نشان دهنده برتری مدار پیشنهادی از نظر مصرف توان و اتلاف انرژی است. با پیاده سازی مدار پیشنهادی و مدارهای دیگر در جمع کننده زنجیره ای (RCA) 4 بیتی و 8 بیتی، مدار پیشنهادی نسبت به رقیب اصلی به ترتیب 6.83% و 11.25% از نظر توان و انرژی بهبود را نشان می دهد. همچنین در یک RCA با 8 بیت، مدار پیشنهادی 2 درصد نسبت به نزدیکترین رقیب و 27 درصد نسبت به بدترین مدار از نظر توان-تاخیر-سطح مصرفی (PDAP) صرفه جویی دارد. این نتایج مدار طراحی شده را به عنوان یک گزینه مطلوب برای سازه های پیچیده تر با بیت های مرتبه بالا نشان می دهد. تفاصيل المقالة

حرية الوصول المقاله

3 - طراحی واحد تأخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین
آتنا ورزنده اصفهانی سید محمد فهمیده اکبریان

در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکر أکثر

در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می‌شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی‌های دیجیتال ولتاژ پایین به شمار می‌آید. در این مقاله با استفاده از مدارهای دیجیتال CMOS پیاده شده با استفاده از منطق کوپلاژ سورس (SCL) که در ناحیه زیرآستانه کار می‌کنند، یک واحد تأخیر با خطینگی بالا ارائه شده است که می‌تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تأخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تأخیر در محدوده ولتاژ کنترل ورودی می‌باشد که نسبت به انواع موجود بهبود یافته است. تفاصيل المقالة

حرية الوصول المقاله

4 - عملکرد خطینگی بهبود یافته با تغییرات ولتاژ حالت مشترک کم برای مبدل آنالوگ به دیجیتال تقریب متوالی غیردودویی با روش سوییچ‌زنی یکنوا
نسرین شایسته نژاد عبدالرسول قاسمی

در این مقاله، یک مبدل آنالوگ به دیجیتال تقریب متوالی تمام تفاضلی با استفاده از الگوریتم جستجوی غیر دودویی تعمیم یافته با دقت 10 بیت و 11 گام مقایسه و نرخ نمونه‌برداری 4.17MS/s ارائه شده است، که این مبدل را برای کاربردهای توان پایین مناسب می‌سازد چرا که این الگوریتم جستج أکثر

در این مقاله، یک مبدل آنالوگ به دیجیتال تقریب متوالی تمام تفاضلی با استفاده از الگوریتم جستجوی غیر دودویی تعمیم یافته با دقت 10 بیت و 11 گام مقایسه و نرخ نمونه‌برداری 4.17MS/s ارائه شده است، که این مبدل را برای کاربردهای توان پایین مناسب می‌سازد چرا که این الگوریتم جستجو دیگر نیازی به کالیبراسیون ندارد. در الگورتیم جستجوی غیر دودویی همپوشانی‌هایی بین محدوده‌های جستجو وجود دارد که این امکان را فراهم می‌سازد که خطاهای تصمیم‌گیری بصورت دیجیتالی اصلاح گردد. در این کار به منظور بهبود رفتار خطی ساختار پیشنهادی، یک زیر مبدل دیجیتال به آنالوگ آرایه خازنی با وزن غیردودویی پیاده‌سازی شده است و نیز با انتخاب مناسب خازن‌های غیردودویی آرایه‌ی خازنی سبب افزایش فرکانس نمونه برداری نسبت به مبدل تقریب متوالی متعارف شده‌ایم. ساختار پیشنهادی بر اساس منطق سوییچ‌زنی یکنوا عمل می‌نماید. این روش سوییچ‌زنی، توان مصرفی DAC را به نسبت روش سوییچ زنی متعارف تا حد قابل توجهی کاهش می‌دهد. ساختار پیشنهادی در فن آوری 180nmCMOS طراحی شده است و نتایج شبیه سازی نشان می‌دهد که به ازای ولتاژ تغذیه‌ی1.8V نسبت سیگنال به نویز و اعوجاج (SNDR) 61.35 dB و توان مصرفی 78.14µW و رقم شایستگی (fj/Conver.step) 19.57 بدست می&lrm;‌آید. تفاصيل المقالة

حرية الوصول المقاله

5 - Analysis and Design of a High Performance Radix-4 Booth Scheme in CMOS Technology
Ali Rahnamaei

10.52547/mjtd.10.2.67

In this paper, a novel high performance structure has been demonstrated which can be widely used for circuit-level realization of radix-4 Booth scheme. The notable privilege of proposed scheme is its higher speed for generation of Partial Products (PPs) compared to the أکثر

In this paper, a novel high performance structure has been demonstrated which can be widely used for circuit-level realization of radix-4 Booth scheme. The notable privilege of proposed scheme is its higher speed for generation of Partial Products (PPs) compared to the previous designs. The objective has been achieved by means of the modified truth table of Booth algorithm. Moreover, Pass-Transistor Logic (PTL) has been employed to reduce the middle stage capacitances which has considerably enhanced the operating frequency of the designed architecture. The thorough analysis over previously reported works has also been provided to help the authors for optimized implementation of the Booth circuitry. Simulation results for TSMC 0.18µm CMOS technology and 1.8V power supply using HSPICE indicate the correct operation of the proposed scheme. In addition, the best-reported works have been redesigned and simulated on the same conditions to provide a fair comparative environment with our designed scheme. The results demonstrate the superiority of our circuit over the selected structures. تفاصيل المقالة

حرية الوصول المقاله

6 - Decimal Convolutional Code and its Decoder for Low-Power applications
Ali Ghasemi khah Yosef Seifi Kavian

P. Elias proposed convolutional coding at 1955. Convolutional encoders have very simple structure but their decoders are very complex and power consumer. Power consumption and error correction of Convolutional Codes, will be enhanced by increase in their constrain lengt أکثر

P. Elias proposed convolutional coding at 1955. Convolutional encoders have very simple structure but their decoders are very complex and power consumer. Power consumption and error correction of Convolutional Codes, will be enhanced by increase in their constrain length, therefore there is always a trade-off between Power consumption and error correction. In Convolutional Codes, the code specifications remain constant in each frame. If the specifications are changed during each frame in a code, a new code with new performance and specifications is created. This paper, aims to evaluate this issue for the first time and compare its performance with Convolutional Codes. This new code is named “Decimal Convolutional”. If in a decimal convolutional code, constrain length is changed during each frame, the generated code will be a convolutional code with “decimal constrain length”. In this paper, a convolutional code with decimal constrain length is introduced, encoder and Viterbi decoder structure is explained for it and its specification is compared with convolutional code. Using this code, an optimized constrain length can be obtained and relative power consumption of decoder can be also reduced. The proposed design blocks are described by VHDL and they are implemented on Xilinx Spartan3, Xc3s400 FPGA chip. تفاصيل المقالة

حرية الوصول المقاله

7 - Improving the Performance of RPL Routing Protocol for Internet of Things
Zahra Aslani Hadi Sargolzaey

The emerging Internet of Things (IoT) connects the physical world to the digital one and composes large networks of smart devices to support various applications. In order to provide a suitable communication in such networks, a reliable routing protocol is needed. In th أکثر

The emerging Internet of Things (IoT) connects the physical world to the digital one and composes large networks of smart devices to support various applications. In order to provide a suitable communication in such networks, a reliable routing protocol is needed. In this paper, a modified version of an IPv6 Routing Protocol for Low-Power and Lossy networks (RPL), which has been standardized by IETF is proposed. It is used in Low power and Lossy Networks (LLNs) that consist of lossy links and electronic devices use a set of novel Internet of Things technologies. RPL protocol is based on the constructional concept of Directed Acyclic Graphs (DAGs) that is constructed using a scalar value called rank. The default metric which is commonly used in low power and lossy networks to compute rank of Expected Transmission Count (ETX) based on the number of re-transmission. While the results represent that this method of calculation is not effective enough. Therefore, we introduce a new method of ETX computation which is used to construct the DAGs with better rank computation and selected routes. The simulation results show that our proposed idea has better performance in contrast with the basic RPL and AODV protocols in terms of Packet Delivery Ratio (PDR), number of re-transmission, end to end delay, and throughput. تفاصيل المقالة

حرية الوصول المقاله

8 - The effect of low-power laser on the promotion of spermatogenesis in a mouse model of azoospermia (in-vivo)
habib tajalli Masoud Maleki Esmail Safavi Reza Shahi Fatemeh Firoozi Zahra Akbarpour Ali reza Sotoudeh Khyaban

10.30495/ijbbo.2022.1964975.1014

This research aimed to investigate the effect of low power laser on spermatogenesis in testicular tissue of azoospermia mouse model in-vivo. In this experimental work, 112 adult male Syrian mice were randomly divided into three groups (harboring 8 mice each): negative c أکثر

This research aimed to investigate the effect of low power laser on spermatogenesis in testicular tissue of azoospermia mouse model in-vivo. In this experimental work, 112 adult male Syrian mice were randomly divided into three groups (harboring 8 mice each): negative control, positive (Azoospermia control) group, and experimental group. To create azoospermia in positive animals, Busulfan was used at a dose of 30mg/kg, for 21 days by intraperitoneal injection. In the experimental group after Busulfan treatment, they were affected by low power diode laser (wavelength of 808nm) at three different energy densities of 2, 4, and 8 J/cm2. The employment of a laser with an energy density of 8 J/cm2 was shown to be beneficial in boosting germ cell and sperm production. تفاصيل المقالة

حرية الوصول المقاله

9 - مروری بر روش‌های کاهش توان در تقویت‌کننده‌های عصبی
سمیرا مهدی پور مهدی حبیبی

میکرو‌سیستم‌های کاشتنی چند کاناله ضبط اعصاب، شامل تعداد زیادی تقویت‌کننده اعصاب است که مصرف توان کل سیستم و سطح تراشه قسمت آنالوگ سیستم را تحت تاثیر قرار می‌دهند.مصرف انرژی کم و مساحت کوچک بر روی تراشه و نیز قابلیت در از بین بردن هر گونه آفست dc محدودیت‌های اصلی در طراح أکثر

میکرو‌سیستم‌های کاشتنی چند کاناله ضبط اعصاب، شامل تعداد زیادی تقویت‌کننده اعصاب است که مصرف توان کل سیستم و سطح تراشه قسمت آنالوگ سیستم را تحت تاثیر قرار می‌دهند.مصرف انرژی کم و مساحت کوچک بر روی تراشه و نیز قابلیت در از بین بردن هر گونه آفست dc محدودیت‌های اصلی در طراحی است. به طور ایده‌آل،خروجی‌های تفاضلی یک تقویت‌کننده با ورودی‌های دیفرانسیلی صفر، باید صفر باشد اما عموما یک آفست ولتاژ بین خروجی-های تقویت‌کننده وجود دارد، این آفست،آفست ورودی تقویت‌کننده نامیده می‌شود که تقویت‌کننده باید توانایی حذف آن را داشته باشد. اولین روش،استفاده از شبکه فیدبک خازنی با کوپلاژ ac المان‌های ورودی است. روش دوم استفاده از فیدبک مقاومتی و خازن الکترود برای ایجاد فیلتر بالاگذر است. علاوه بر استفاده از روش‌های ذکر-شده مقاومت‌های شناور کنترل‌شده با ولتاژ در مسیر فیدبک استفاده شده است که بدون نیاز به المان‌های خارج از تراشه آفست dc را حذف می کند.در برخی موارد میتوان از ساختار کسکد بهم تابیده برای تقویت استفاده کرد.ساختار تلسکوپی یک انتخاب خوب برای داشتن بهره بالا، حاشیه فاز کافی و اتلاف توان کم است. علاوه بر این می‌توان از مدیریت پخش توان نیز از برای کاهش توان مصرفی استفاده کرد.با استفاده از الگوسازی فعالیت‌های سیستم اعصاب را مدل‌سازی می‌کنند؛اروش پخش توان بهترین عملکرد را در کاهش توان مصرفی، نویز و مساحت سیلیکون داشته است. سطح سیلیکون با اشتراک خازن‌های بزرگ بین تقویت کننده ها و توان مصرفی با اشتراک OTA بین کانالهای ضبط کاهش یافته است. تفاصيل المقالة

حرية الوصول المقاله

10 - طراحی مدار نمونه‌بردار و نگهدار غیریکنواخت با توان مصرفی پایین جهت کاربردهای سیگنال‌های زیستی
سارا باقرنصرابادی مهدی دولتشاهی سید محمد علی زنجانی حسین پورقاسم

کاهش حجم داده در مدارهای پردازشگر زیستی در کاهش حافظه‌‌ مورد نیاز و مصرف توان، موثر است. بنابراین برای رسیدن به این هدف، نمونه‌‌برداری غیر‌‌یکنواخت (NUS) مورد ‌‌توجه قرار گرفته است. لذا به‌‌کمک یک مدار نمونه‌‌بردار و نگه‌‌دار که به‌‌طور غیریکنواخت از سیگنال زیستی نمونه‌ أکثر

کاهش حجم داده در مدارهای پردازشگر زیستی در کاهش حافظه‌‌ مورد نیاز و مصرف توان، موثر است. بنابراین برای رسیدن به این هدف، نمونه‌‌برداری غیر‌‌یکنواخت (NUS) مورد ‌‌توجه قرار گرفته است. لذا به‌‌کمک یک مدار نمونه‌‌بردار و نگه‌‌دار که به‌‌طور غیریکنواخت از سیگنال زیستی نمونه‌‌برداری می‌‌کند، می‌‌توان اطلاعات سیگنال‌‌های حیاتی را با حجم داده‌‌ کمتری به‌‌دست آورد. در این مقاله، یک مدار نمونه‌‌بردار و نگه‌‌دار غیریکنواخت‌‌ جدید با روش حلقه بسته همراه با مدار مولد کلاک مربوطه در محدوده‌‌ فرکانس‌‌های زیستی به‌‌‌‌صورت تفاضلی پیشنهاد شده که با مصرف توان کم، می‌‌تواند از سیگنال‌های زیستی نمونه‌‌برداری کند و حجم داده تولید شده را به حداقل برساند. مدار ‌‌سازنده‌‌ کلاک غیر‌‌یکنواخت پیشنهادی از دو مقایسه‌‌کننده با ورودی‌‌های PMOS و NMOS و یک مدار کنترلی با گیت‌‌های منطقی ‌‌ساخته شده است. این مدار با تشخیص نرخ تغییرات سیگنال قلب، کلاک غیریکنواختی با دو فرکانس 1000 و 100 هرتز به‌‌ترتیب برای تغییرات تند و کند تولید می‌‌کند. سیگنال خروجی مدار نمونه‌‌بردار با روش نمونه‌‌برداری مجدد و به روش درون‌‌یابی با استفاده از نرم‌‌افزار متلب بازسازی شده است. نتایج شبیه‌‌سازی با نرم‌‌افزار کیدنس ‌‌در فناوری‌‌ 18/0 میکرومتر و با تغذیه ۸/۱ ولت، نشان می‌‌دهد که شاخص درصد اختلاف موثر (PRD)‌ برابر ‌‌۳/۲ درصد و شاخص‌‌ مجذور میانگین خطا(MSE) برابر ۵-۱۰ × ۵۷/۸ و نسبت سیگنال به نویز (SNR) برابر 71 دسیبل است که نشانگر عملکرد مناسب مدار پیشنهادی نسبت به مطالعه‌‌های پیشین است. تفاصيل المقالة

حرية الوصول المقاله

11 - طراحی و شبیه‌سازی یک تقویت‌کننده ترارسانای عملیاتی راه‌اندازی شده از طریق بدنه مبتنی بر فناوری ترانزیستور اثر میدان نانولوله‌کربنی
سید محمد علی زنجانی مصطفی پرویزی

در این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدو أکثر

در این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدودیت های فناوری CMOS، در فناوری CNTFET انجام شده است. همچنین به منظور بهبود خطینگی مدار، ترانزیستورهای تریودی در هر دوطبقه به کار برده شده است. شبیه سازی های مدار تقویت کننده ترارسانایی عملیاتی پیشنهادی در نرم افزار HSPICE و با ولتاژ تغذیه یک ولت و خازن های بار یک پیکوفاراد انجام پذیرفته است. بر اساس نتایج به دست آمده، مدار پیشنهادی کمتر از 27 میکرووات توان مصرف می کند و بهره بالای 98 دسی بل را ارائه می دهد. مقدار CMRR و PSRR مدار پیشنهاد شده به ترتیب برابر با 121 دسی بل و 152 دسی بل است. نویز ارجاع شده به ورودی مدار برابر با 92/0 نانو ولت بر رادیکال هرتز بوده و سرعت چرخش مدار برابر با 111 ولت بر میکروثانیه است که نشان از بهتربودن مقدار ضریب شایستگی مدار پیشنهادی در مقایسه با کارهای قبلی است. تفاصيل المقالة

حرية الوصول المقاله

12 - طراحی حسگر دمای کم توان مبتنی بر عملکرد زیرآستانه ترانزیستورهای نانولوله کربنی با خطای یک و نیم درجه سانتی‌گراد درمحدوده 30- تا 125 درجه سانتی‌گراد
سید محمد علی زنجانی معصومه عالی پور مصطفی پرویزی

در این مقاله، یک ‌حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات أکثر

در این مقاله، یک ‌حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات دما، روشی پیشنهادی می تواند به جبران سازی این تغییرات ناشی از تغییرات دمایی در محدوده 30- الی 125+ درجه سانتی گراد پاسخ دهد. حس گر دمایی به همراه تقویت کننده آن می تواند به صورت یک سیستم بر روی سطح تراشه برای مانیتورینگ و کنترل دما استفاده گردد. همچنین در فناوری ترانزیستور اثر میدان نانو لوله کربنی (CNTFET) با ولتاژ تغذیه 5/0 ولت در ناحیه زیرآستانه توسط نرم افزار HSPICE توسط مدل نانوکربنی (CNT) 32 نانومتر شبیه سازی شده است. نتایج شبیه‌سازی نشان می دهد که در دماهای 30- تا 125 درجه سانتی گراد به صورت خطی و با حساسیت یک میلی ولت بر درجه، دما را اندازه گیری می کند و در دمای اتاق تنها 123 نانو وات توان مصرف می نماید. همچنین خطای اندازه گیری شده در دمای 125 درجه سانتی گراد حدود 5/2 میلی-ولت است که به معنی خطای 25/1 درجه سانتی گراد در این دما است. تفاصيل المقالة

حرية الوصول المقاله

13 - طراحی سلول حافظه هیبریدی غیرفرار چهار ترانزیستوری و یک ممریستوری کم توان، پر سرعت با تراکم بالا
آرش علیجانی بهزاد ابراهیمی مسعود دوستی

ممریستور به عنوان چهارمین عنصر بنیادی بعد از مقاومت، خازن و سلف شناخته می‌شود. ممریستور به‌خاطر توان مصرفی صفر در حالت نگه داری داده و غیرفرار بودن، در آینده‌ای نزدیک می‌تواند به عنصر اساسی حافظه‌های اصلی یا پنهان دست رسی تصادفی ایستا (SRAM) یا دست رسی تصادفی پویا (DRA أکثر

ممریستور به عنوان چهارمین عنصر بنیادی بعد از مقاومت، خازن و سلف شناخته می‌شود. ممریستور به‌خاطر توان مصرفی صفر در حالت نگه داری داده و غیرفرار بودن، در آینده‌ای نزدیک می‌تواند به عنصر اساسی حافظه‌های اصلی یا پنهان دست رسی تصادفی ایستا (SRAM) یا دست رسی تصادفی پویا (DRAM) تبدیل شود، همچنین می‌تواند به‌صورت مؤثری راندمان، سرعت، زمان راه‌اندازی و توان مصرفی مدارها را بهبود بخشد. سلول حافظه معرفی شده در این مقاله 4T1M است که با حفظ بیشترین ویژگی های 6T1M باعث کاهش مساحت اشغالی سلول شده است. به‌منظور شبیه سازی حافظه پیشنهادی، طول ممریستورها 10 نانومتر و مقاومت حالت‌های روشن و خاموش آنها به ترتیب 1 کیلو-اهم و 200 کیلو-اهم انتخاب شده است. همچنین، ترانزیستورهای MOS سلول نیز توسط مدل PTM HP CMOS 32 نانومتر شبیه سازی شده‌اند. شبیه سازی در نرم افزار اچ-اسپایس و با تغذیه 9/0 ولت و مقایسه آن با دو سلول شش ترانزیستوری مرسوم (6T) و شش ترانزیستوری-یک ممریستوری (6T1M) نشان می‌دهد که استفاده از ممریستور در سلول حافظه باعث به صفر رساندن توان مصرفی حین نگه داری داده برای مدت طولانی و کاهش مساحت اشغالی به میزان 7/36 درصد نسبت به سلول 6T1M می شود. سرعت نوشتن داده "یک" روی سلول پیشنهادی تنها 30 پیکو-ثانیه است که در مقایسه با سلول 6T1M بهبود 3 برابری را نشان می‌دهد ولی در زمان نوشتن داده صفر تغییر محسوسی مشاهده نمی‌شود. توان ایستای سلول پیشنهادی نسبت به سلول شش ترانزیستوری، 133 برابر کاهش داشته است و توان پویای آن با سلول 6T1M تفاوت ناچیزی دارد اما 60 برابر از سلول شش ترانزیستوری انرژی کمتری مصرف می کند. تفاصيل المقالة

حرية الوصول المقاله

14 - یک تقویت‌کننده ترارسانایی عملیاتی مبتنی بر وارونگرهای موس با ولتاژ آستانه دینامیکی و موس گیت شناور با ولتاژ تغذیه 5/0 ولت در فناوری 180 نانومتر فناوری نیمه‌هادی-اکسید-فلز مکمل
امیر باغی رهین وحید باغی رهین

در این مقاله یک تقویت‌کننده ترارسانایی عملیاتی (OTA) کاملاً تفاضلی دو طبقه مبتنی بر وارونگر موس گیت شناور/ موس با ولتاژ آستانه دینامیک (DT/FGMOS) با ولتاژ تغذیه 5/0 ولت ارائه می‌شود. وارونگر پیشنهادی در ساختار این تقویت‌کننده ترارسانایی عملیاتی به صورت ترکیبی از روش موس أکثر

در این مقاله یک تقویت‌کننده ترارسانایی عملیاتی (OTA) کاملاً تفاضلی دو طبقه مبتنی بر وارونگر موس گیت شناور/ موس با ولتاژ آستانه دینامیک (DT/FGMOS) با ولتاژ تغذیه 5/0 ولت ارائه می‌شود. وارونگر پیشنهادی در ساختار این تقویت‌کننده ترارسانایی عملیاتی به صورت ترکیبی از روش موس با ولتاژ آستانه دینامیکی (DTMOS) [برای تمامی ترانزیستورهای پی-موس (PMOS)] و ترانزیستور موس گیت شناور (FGMOS) [برای تمامی ترانزیستورهای ان-موس (NMOS)] در یک فرایند ان-ول (n-well) است. در این مدار جهت محدود‌سازی بهره حالت مشترک از مسیرهای پیش رو و پسخور استفاده شده است. طبقه اول دارای مسیرهای پیش رو جهت حذف حالت مشترک و طبقه دوم دارای فیدبک حالت مشترک جهت تثبیت ولتاژ حالت مشترک خروجی بر روی نصف ولتاژ (V dd) است. براساس نتایج شبیه‌سازی پسا-جانمایی، تقویت‌کننده ترارسانایی عملیاتی پیشنهادی بهره 61 دسی بل را با فرکانس بهره واحد 1/1 مگاهرتز تحت خازن‌های بار 13 پیکوفاراد از خود نشان داد. با بررسی‌های انجام شده با آنالیز مونت-کارلو مشخص گردید که تقویت‌کننده ترارسانایی عملیاتی مبتنی بر وارونگر پیشنهادی تحت تغییرات فرایند و عدم مطابقت افزاره می‌تواند به خوبی عملکرد مناسبی از خود نشان دهد. مدار پیشنهادی در فناوری 180 نانومتر سی‌موس مساحت 182/0 میلی متر مربع را از تراشه اشغال می‌کند. توان مصرفی آن 17 میکرووات بوده و می‌تواند در کاربردهای ولتاژ پایین و توان پایین از جمله در تجهیزات قابل حمل به خوبی استفاده شود. براساس بررسی‌های انجام شده، استفاده از روش موس با ولتاژ آستانه دینامیکی و موس گیت شناور می‌تواند به کاهش موثر ولتاژ آستانه ترانزیستورها و عملکرد خوب تقویت‌کننده ترارسانایی عملیاتی پیشنهادی در ولتاژ پایین منجر شود. تفاصيل المقالة

حرية الوصول المقاله

15 - طراحی یک سلول جدید ورودی انتشارگیت در فناوری آتوماتای سلولی نقطه کوانتومی
حمیدرضا صدر ارحامی سید محمد علی زنجانی مهدی دولتشاهی بهرنگ برکتین

آتوماتای سلولی نقطه کوانتومی (QCA) یک فناوری جدید با سرعت بالا، مصرف توان کم، چگالی بالا و پیچیدگی پایین نسبت به فناوری‌های قدیمی مانند نیم‌رسانای اکسید-فلز مکمل (CMOS) است. از طرفی، روش ورودی انتشارگیت (GDI)، یک روش موفق در سامانه‌‌‌های کم‌مصرف است. این روش باعث کاهش پ أکثر

آتوماتای سلولی نقطه کوانتومی (QCA) یک فناوری جدید با سرعت بالا، مصرف توان کم، چگالی بالا و پیچیدگی پایین نسبت به فناوری‌های قدیمی مانند نیم‌رسانای اکسید-فلز مکمل (CMOS) است. از طرفی، روش ورودی انتشارگیت (GDI)، یک روش موفق در سامانه‌‌‌های کم‌مصرف است. این روش باعث کاهش پیچیدگی، کاهش مساحت و کاهش میزان مصرف انرژی در مدارهای طراحی‌‌شده با این روش است. این روش، اجرای طیف گسترده‌‌ای از توابع منطقی پیچیده را تنها با استفاده از دو ترانزیستور به‌‌عنوان بلوک اصلی، امکان‌‌پذیر می‌‌کند. در این مقاله، بلوک GDI مبتنی بر QCA تنها با 11 سلول پیشنهاد شده که به‌‌عنوان واحد طراحی استاندارد، قادر به اجرای توابع اساسی مانند AND، OR، NOT، BUFFER، MUX و XOR برای پیاده‌‌سازی مدارهای دیجیتال است. نتایج شبیه‌‌سازیِ توابع، توسط نرم‌افزار QCADesigner در فناوری 18 نانومتر، نشان ‌‌دهنده عملکرد بهتر سلول هم‌‌سطح پیشنهادی است؛ به‌‌نحوی که سلول پیشنهادی، 1 سیکل ساعت تاخیر برای اجرای عملکردها دارد. همچنین تحلیل میزان مصرف انرژی و توان مصرفی مدارهای طراحی‌‌شده توسط نرم‌افزار QCADesigner انجام شده است. 31 درصد کاهش در تعداد سلول‌‌ها، 50 درصد کاهش در سطح و 17 درصد کاهش در اتلاف انرژی کل از مزایای طرح پیشنهادی نسبت به طرح‌های پیشین است. تفاصيل المقالة

حرية الوصول المقاله

16 - یک فشرده ساز 4:2 مافوق ولتاژ پایین و توان پایین با استفاده از ترانزیستورهای FinFET
امیر باغی رهین وحید باغی رهین

یک فشرده ساز، بلوک سازنده بسیاری از مدارات محاسباتی می‌باشد. طراحی یک فشرده ساز که مساحت کوچکتر، توان مصرفی کم و سرعت بالا دارد همواره مورد تقاضا می‌باشد. از آنجاییکه طول کانال به سمت مقیاس نانو میل می‌کند استفاده از MOSFET به عنوان افزاره پایه در فشرده‌ساز اکنون به محد أکثر

یک فشرده ساز، بلوک سازنده بسیاری از مدارات محاسباتی می‌باشد. طراحی یک فشرده ساز که مساحت کوچکتر، توان مصرفی کم و سرعت بالا دارد همواره مورد تقاضا می‌باشد. از آنجاییکه طول کانال به سمت مقیاس نانو میل می‌کند استفاده از MOSFET به عنوان افزاره پایه در فشرده‌ساز اکنون به محدودیت های عملکردی خود از قبیل اتلاف توان میانگین و سرعت نائل می‌شود. در این مقاله، یک سلول تمام جمع کننده یک بیتی با استفاده از ترانزیستور FinFET براساس مدل فرایند PTM 32nm با ولتاژ تغذیه 0.5 ولت برای کاربردهای موبایل پیشنهاد شده است.سپس، از تمام جمع کننده پیشنهادی در ساختار فشرده ساز استفاده شده و عملکرد فشرده ساز 4:2 پیشنهادی با نتایج شبیه سازی بدست آمده از نرم افزار HSPICE ارزیابی شده است. پارامترهای اصلی فشرده ساز از قبیل توان مصرفی، تاخیر، PDP‌و EDP اندازه گیری شده و عملکرد ممتاز آن با شبیه سازی های مختلف ثابت گردید. همچین، در مقایسه با فشرده ساز مبتنی بر MOSFET، تعداد ترانزیستورها به 42 عدد کاهش یافت. تفاصيل المقالة

حرية الوصول المقاله

17 - طراحی یک تقویت کننده عملیاتیCMOS با توان مصرفی کم با استفاده از تکنیک راه اندازی از طریق بدنه
مریم قدیری مدرس

در این مقاله برآنیم، که تقویت‌کننده هدایت انتقالی (OTA1) در تکنولوژی CMOS را از طریق بدنه (Bulk Driven) راه اندازی کنیم. با این روش به مدارهایی با توان مصرفی پایین دست می‌یابیم که با توجه به پهنای باند مناسب آن، برای کاربردهای فرکانس بالا در وسایل مخابراتی بی‌سیم و لواز أکثر

در این مقاله برآنیم، که تقویت‌کننده هدایت انتقالی (OTA1) در تکنولوژی CMOS را از طریق بدنه (Bulk Driven) راه اندازی کنیم. با این روش به مدارهایی با توان مصرفی پایین دست می‌یابیم که با توجه به پهنای باند مناسب آن، برای کاربردهای فرکانس بالا در وسایل مخابراتی بی‌سیم و لوازم پزشکی و... قابل استفاده است. OTA یکی ازساختارهای بنیادی تقویت‌کننده‌هاست. در دهه‌ی اخیر، طراحان مدارهای آنالوگ به دنبال طرحهایی با ولتاژ تغذیه کم و توان مصرفی پایین می‌باشند،که دراین مقاله نمونه‌ای ازآن طراحی شده است. تقویت کننده هدایت انتقالی طراحی شده، دارای پهنای باند بهره واحد MHZ 1/26 می‌باشد. این پهنای باند به ازای بهره dB 4/17 دریافت می‌شود، ولتاژ منبع تغذیه آن 8/0 ولت DC است و توان مصرفی در این مدار 25/59 میکرو وات می‌باشد که به میزان قابل توجهی کاهش یافته است. این نتایج در تکنولوژی 18/0 میکرون در نرم‌افزارHSPICE شبیه‌سازی شده است وآنالیز آنها قابل مشاهده می‌باشد تفاصيل المقالة

حرية الوصول المقاله

18 - A Low Power Full Adder Cell based on Carbon Nanotube FET for Arithmetic Units
Mokhtar Mohammadi Ghanatghestani Mehdi Bagherizadeh

In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input cap أکثر

In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input capacitors and inverters are used. These kinds of design method cause a high degree of regularity and simplicity. The proposed design can be used in many applications specifically wherever the low power consumption is the goal. The proposed full adder cell is compared to five full adders in terms of power consumption, speed, and power delay product (PDP). Also in order to evaluate the proposed design, several simulations are performed in different load capacitors, frequencies and temperatures. Simulation results demonstrate the higher efficiency of the proposed full adder cell with respect to other conventional and modern CNFET and MOSFET implementations. All Simulations are performed by using Synopsys HSPICE with 32 nm CMOS and 32 nm CNFET technologies. تفاصيل المقالة

حرية الوصول المقاله

19 - New CNFET- Based Full Adder cells for Low- Power and Low- Voltage Applications
Mehdi Bagherizadeh Mohammad Eshghi

Scaling challenges and limitations of conventional silicon transistors have led the designers to apply novel nano-technologies. One of the most promising and possible nano-technologies is CNT (Carbon Nanotube) based transistors. CNFET have emerged as the more practicabl أکثر

Scaling challenges and limitations of conventional silicon transistors have led the designers to apply novel nano-technologies. One of the most promising and possible nano-technologies is CNT (Carbon Nanotube) based transistors. CNFET have emerged as the more practicable and promising alternative device compared to the other nanotechnologies. This technology has higher efficiency compared to the silicon-based MOSFET and is appropriate for high-frequency applications. Full Adder cell is the essential core and the building block of most arithmetic circuits and is placed on most parts of their critical paths .In this paper, power-efficient CNFET (Carbon Nanotube Field Effect Transistor) based Full Adder cell is proposed. This design is simulated in several supply voltages, frequencies and load capacitors using HSPICE circuit simulator. Considerable improvement is achieved in terms of power and PDP (Power-Delay-Product) in comparison with other classical CNFET-based designs, in the literature. Our proposed Full Adder can also drive large load capacitance and works properly in low supply voltages. تفاصيل المقالة

حرية الوصول المقاله

20 - A Low-Power and Low-Energy 1-Bit Full Adder Cell Using 32nm CNFET Technology Node
Meysam Mohammadi Yavar Safaei Mehrabani

Full adder cell is often placed in the critical path of other circuits. Therefore it plays an important role in determining the entire performance of digital system. Moreover, portable electronic systems rely on battery and low-power design is another concern. In conclu أکثر

Full adder cell is often placed in the critical path of other circuits. Therefore it plays an important role in determining the entire performance of digital system. Moreover, portable electronic systems rely on battery and low-power design is another concern. In conclusion it is a vital task to design high-performance and low-power full adder cells. Since delay opposes against power consumption, we focus on Power-Delay Product (PDP) as a figure of merit. In this paper using carbon nanotube field-effect transistors (CNFETs) a novel low power and low PDP 1-bit full adder cell is proposed. The novel cell is based on capacitive threshold logic (CTL) and to strengthen its internal signals transmission gates (TGs) are applied. Using both CTL and TG techniques lead to achieving low power consumption full adder cell. Intensive simulations with 32nm technology node using Synopsys HSPICE with regard to different power supplies, temperatures, output loads, and operating frequencies are performed. All simulations confirm the superiority of the proposed cell compared to other state-of-the-art cells. تفاصيل المقالة

حرية الوصول المقاله

21 - A Novel Technique for Low Power Consumption Based on Switch Capacitor in CMOS Circuits
Hamed Mohammadian Mohammad Bagher Tavakoli Farbod Setoudeh ashkan Horri

10.30495/ijsee.2022.1955406.1186

The share of static power from the total consumed power in deep submicron circuits is rapidly rising due to short channel effects. The present paper examines the recent techniques introduced for reducing leakage power and proposes a novel technique based on switched-cap أکثر

The share of static power from the total consumed power in deep submicron circuits is rapidly rising due to short channel effects. The present paper examines the recent techniques introduced for reducing leakage power and proposes a novel technique based on switched-capacitor (SC) circuits for this purpose. The central concept consists of using two SCs on the route to PUN and PDN up to the output. Very high temperature stability and the ability to control the SC circuits using the clock frequency (〖 f〗_c) are among the benefits of the proposed concept. The introduced technique was implemented on NAND, NOR, and XOR logic gates and the C17 standard circuit. Next, the proposed model was simulated in HSPICE software with 32-nm BSIM4 (level-54 parameters) CMOS technology to investigate its leakage power, delay, surface area, and PDP factors. The results indicate the excellent leakage power reduction performance of this technique compared to previously introduced techniques. Implementing the presented circuit in various corners of the process and a subsequent temperature stability analysis demonstrated the high reliability of the proposed technique. تفاصيل المقالة

حرية الوصول المقاله

22 - A Novel Resistive Capacitive Feedback Trans-impedance Amplifier Optimization Using IPSO Algorithm
Hamid Niyazi Fakhralsadat Rastegari Majid Pourahmadi

A novel low noise trans-impedance amplifier is proposed using low cost 0.18 µm CMOS technology. A resistive-capacitive feedback is used to extend the bandwidth of the amplifier. As the structure is inductor less, it is suitable for low cost integrated optical inte أکثر

A novel low noise trans-impedance amplifier is proposed using low cost 0.18 µm CMOS technology. A resistive-capacitive feedback is used to extend the bandwidth of the amplifier. As the structure is inductor less, it is suitable for low cost integrated optical interconnects. In this paper Improved Particle Swarm Optimization have applied to determine optimal trans-resistance and noise of proposed structure of amplifier. Simulation results showed a -3 dB bandwidth of 5 GHZ with a trans-impedance gain of ≈ 62 dB ohms. The total voltage source power dissipation is less than 5 mW that is much less than that of conventional trans-impedances. The output noise voltage spectral density is 9.5 nV/sqrt(Hz) with a peak of 15nV/sqrt(Hz), while, the input referred noise current spectral density is below 10pA/sqrt(Hz) within the amplifier frequency band. تفاصيل المقالة

فهرس المقالات Low power

سند

الروابط

المراكز ذات الصلة

دعامة

الصفحات الرسمية