یک فشرده ساز 4:2 مافوق ولتاژ پایین و توان پایین با استفاده از ترانزیستورهای FinFET

الموضوعات :

امیر باغی رهین ¹ (دانشگاه آزاد اسلامی واحد سررود)
وحید باغی رهین ² (مربی - گروه مهندسی برق، واحد سردرود، دانشگاه آزاد اسلامی، سردرود، تبریز، ایران)

تاريخ الإرسال : 11 الإثنين , صفر, 1437 تاريخ التأكيد : 26 الإثنين , جمادى الأولى, 1439 تاريخ الإصدار : 19 السبت , شعبان, 1439

الکلمات المفتاحية: توان پایین, فشرده ساز 4:2, تمام جمع کننده, فوق العاده ولتاژ پایین, ترانزیستور FinFET,

ملخص المقالة :

یک فشرده ساز، بلوک سازنده بسیاری از مدارات محاسباتی می‌باشد. طراحی یک فشرده ساز که مساحت کوچکتر، توان مصرفی کم و سرعت بالا دارد همواره مورد تقاضا می‌باشد. از آنجاییکه طول کانال به سمت مقیاس نانو میل می‌کند استفاده از MOSFET به عنوان افزاره پایه در فشرده‌ساز اکنون به محدودیت های عملکردی خود از قبیل اتلاف توان میانگین و سرعت نائل می‌شود. در این مقاله، یک سلول تمام جمع کننده یک بیتی با استفاده از ترانزیستور FinFET براساس مدل فرایند PTM 32nm با ولتاژ تغذیه 0.5 ولت برای کاربردهای موبایل پیشنهاد شده است.سپس، از تمام جمع کننده پیشنهادی در ساختار فشرده ساز استفاده شده و عملکرد فشرده ساز 4:2 پیشنهادی با نتایج شبیه سازی بدست آمده از نرم افزار HSPICE ارزیابی شده است. پارامترهای اصلی فشرده ساز از قبیل توان مصرفی، تاخیر، PDP‌و EDP اندازه گیری شده و عملکرد ممتاز آن با شبیه سازی های مختلف ثابت گردید. همچین، در مقایسه با فشرده ساز مبتنی بر MOSFET، تعداد ترانزیستورها به 42 عدد کاهش یافت.

المصادر:

[1]  R. Zlatanovici, S. Kao, B. Nikolic, "Energy-delay of optimization 64-bit carry- lookahead adders with a 240ps 90nm cmos design example", IEEE J. Solid State Circuits, Vol.44, No. 2, pp. 569-583, Feb. 2009.

[2]  A.B. Abdul Tahrim, H.C. Chin, C.S. Lim, M.L.P. Tan, “Design and performance analysis of 1-bit FinFET full adder cells for subthreshold region at 16 nm process technology”, J. of Nanomaterials, Vol. 2015, Article ID 726175, 13 pages, 2015.

[3]   J. M.Rabaey, A.Chandrakasan, B.Nikolic, "Digital Integrated circuits, a design perspective, 2^nd", Prentice Hall, Englewood Cliffs, NJ, 2002.

[4]  P.R.Zimmermann, W.Fichtner, "Low-power logic styles:CMOS versus pass-transistor logic", IEEE J. Solid- State Circuits, Vol. 32, pp. 1079–1090, 1997.

[5]  S.G.Narendra, A.Chandrakasan, "Leakage in nanometer CMOS technologies", New York: Springer-verlag, 2006.

[6]  K. Bernstein; C. Chuang, R. Joshi; R. Puri, "Design and CAD challenges in sub-90nm CMOS technologies", Proceeding of the IEEE/ICCAD, pp.129-136, San Jose, CA, USA, Nov. 2003.

[7]  "International technology roadmap for semiconductors", Semiconductor Industry Association, 2005. [Online]. Available: http://public.itrs.net.

[8]  H.Felder, J.Ganger, "Full chip analysis of leakage power under process variations,including spatial correlations", Proceeding of the IEEE/DAC, pp.523-528,  Anaheim, CA, USA.

[9]  J.C. Park, V.J. Mooney,"Sleepy stack leakage reduction", IEEE Trans. on Very Large Scale Integration (vlsi) Systems, Vol.14, No.1, 2006.

[10]             H. Singh, K. Agarwal, D. Sylvester, K.J. Nowka, "Enhanced leakage reduction techniques using intermediate strength power gating", IEEE Trans. on VLSI Systems, Vol. 15, No. 11, 2007.

[11]             Y. Chang, S.K.Gupta, M.A.Breuer, ”Analysis of ground bounce in deep sub-micron circuits", Proceeding of the IEEE/VLSI Test symp, pp110-116, Monterey, CA, USA, May 1997.

[12]             N.West, K.Eshragian, "Principles of CMOS VLSI design: A systems perspective", Addison-wesley,1993.

[13]             S. Kim, C.J. Choi, D-K. Jeong, S.V. Kosonocky, S.B. Park, "Reducing ground-bounce noise and stabilizing the data-retention voltage of power-gating structures", IEEE Trans. on Electron Devices,Vol. 55, No. 1, 2008.

[14]             S. Mutoh et al., "1-v power supply high-speed digital circuit technology with multithreshold-voltage CMOS", IEEE Journal of Solid-State Circuits, Vol. 30, No. 8, pp.847-854, Aug. 1995.

[15]             C.J. Akl, R.A. Ayoubi, M.A. Bayoumi, "An effective staggered-phase damping technique for suppressing power-gating resonance noise during mode transition",  Proceeding of the IEEE/ISQED, pp.116-119, San Jose, CA, USA, March 2009.

[16]             K. Kawasaki, T. Shiota, K. Nakayama, A. Inoue, "A sub-us wake-up time power gating technique with bypass power line for rush current support", IEEE Journal of Solid-State Circuits, Vol. 44, No. 4, pp. 1178-1183,  April 2009.

[17]             K. He, R. Luo, Y.Wang, "A power gating scheme for ground bounce reduction during mode transition", Proceeding of the IEEE/ICCD, pp. 388-394,  Lake Tahoe, CA, USA, Oct. 2007.

[18]             M.V. D. L. Varaprasad, R. Bapna, M. Pattanaik, "Performance analysis of low leakage 1-bit nano-cmos based full adder cells for mobile applications", Proceedings of the IEEE/ICEDSA, pp.233-238, Kuala Lumpur, Malaysia, April 2010..

[19]             International Technology Roadmap for Semiconductor (ITRS)- updated [www.itrs.net/Links/2006update/ 2006updatefinal.htm].

[20]             FinFET Technology for Dummies [http://cologneseandrea.wordpress.com/2013/03/20/finfet-technology-for-dummies-like-me/].

[21]             A. Islam, M. Akram, M. Hasan, "Variability immune fin FET-based full adder design in subthreshold region", Proceeding of the IEEE/ICDeCom,pp. 1-5, Mesra, India, Feb. 2011..

[22]             M. Agostinelli, M. Alioto, D. Esseni, L. Selmi, "Leakage delay tradeoff in finfet logic circuits: a comparative analysis with bulk technology", IEEE Trans. on Very Large Scale Integration (VLSI) Systems, Vol. 18, No. 2, pp. 232–245, 2010.

[23]             M. Alioto, "Comparative evaluation of layout density in 3T, 4T, and MT FinFET standard cells", IEEE Trans. on Very Large Scale Integration (VLSI) Systems, Vol. 19,No. 5, pp. 751–762, 2011.

[24]             S.M. Kang ,Y. Leblebici, "CMOS digital integrated circuits analysis and design”, McGraw-Hill", New York, NY,USA, 2003.

[25]             C. Vinoth, V.S. Kanchana Bhaaskaran, B. Brindha, S. Sakthikumaran, V. Kavinilavu, B. Bhaskar, M. Kanagasabapathy, B. Sharath, " A novel low power and high speed Wallace tree multiplier for RISC processor", Proceedings of the IEEE/ICECT, Vol. 1, pp. 330–334, April 2011.

[26]             C.-H. Chang, J. Gu, M. Zhang, "Ultra low-voltage low power CMOS 4-2 and 5-2 compressors for fast arithmetic circuits", IEEE Trans.  on Circuits and Systems I, vol. 51, no. 10, pp. 1985–1997, 2004.

[27]             M. Pattanaik, M.V.D.L. Varaprasad, F.R. Khan, "Ground bounce noise reduction of low leakage 1-bit nano-CMOS based full adder cells for mobile applications", Proceeding of the IEEE/ICEDSA, pp.31-36, April 2010.

[28]             A.B. Rahin, V.B. Rahin, " applications", International Journal of Mechatronics, Electrical and Computer Technology (IJMEC), Article In Press.

[29]             O. Kavehei, M.R. Azghadi, K. Navi,  A.P. Mirbaha, "Design of robust and high-performance 1-bit CMOS full adder for nanometer design", Proceeding of the IEEE/ISVLSI, pp. 10-15, Montpellier, France, April 2008.

[30]             S. Sinha, G. Yeric, V. Chandra, B. Cline, Y. Cao, "Exploring sub-20nm FinFET design with predictive technology models," to be published at DAC, 2012.

[31]             http://ptm.asu.edu/

[32]             A. Arasteh, M.H. Moaiyeri, M.R. Taheri, K. Navi, N. Bagherzadeh, "An energy and area efficient 4:2 compressor based on FinFETs", In Integration, the VLSI Journal, Vol. 60, pp. 224-231, 2018.

[33]             A. Pishvaie, G. Jaberipur, A. Jahanian, “Improved CMOS (4;2) compressor designs for parallel multipliers”, Computers and Electrical Engineering, Vol. 38, No. 6, pp. 1703–1716, Nov. 2012.

[34]             D. Baran, M. Aktan, V.G. Oklobdzija, “Energy efficient implementation of parallel CMOS multipliers with improved compressors”, Proceeding of the IEEE/ACM, pp. 147–152, Austin, TX, USA, .

[35] A. Pishvaie, G. Jaberipur, A. Jahanian, High-performance CMOS (4:2) compressors, Int. J. Electron., Vol. 101, No. 11,  pp.1511–1525, 2014.