فهرست مقالات

• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  1 - کاهش ارتعاشات بدنه خودرو ناشی از اغتشاش جاده با استفاده از کنترل کننده تطبیقی عصبی- فازی
  سپیده حیدری امین رمضانی مجید ناصریان
  در این مقاله ابتدا مدل خطی سیستم تعلیق خودرو انتخاب و شبیه سازی و داده های لازم جهت آموزش از آن استخراج می گردد. در راستای تحقق هدف سیستم تعلیق، با استفاده از روش های مرسوم یک کنترل کننده PID برای سیستم تعلیق طراحی و از آن جهت آموزش کنترل کننده تطبیقی عصبی - فازی (ANFIS چکیده کامل

  در این مقاله ابتدا مدل خطی سیستم تعلیق خودرو انتخاب و شبیه سازی و داده های لازم جهت آموزش از آن استخراج می گردد. در راستای تحقق هدف سیستم تعلیق، با استفاده از روش های مرسوم یک کنترل کننده PID برای سیستم تعلیق طراحی و از آن جهت آموزش کنترل کننده تطبیقی عصبی - فازی (ANFIS) استفاده شود. این سیستم ANFIS با استفاده از خطای خروجی کنترل کننده PID به صورت بر خط آموزش می بیند و پس از آموزش، کنترل کننده از مدار خارج و کنترل کننده تطبیقی عصبی - فازی به تنهایی کار کنترل سیستم را به عهده می گیرد. در صورت تغییر پارامترهای سیستم تحت کنترل، کنترل کننده مجدداً وارد مدار شده و شبکه با استفاده از خطای جدید بار دیگر آموزش می‌بیند. از وی‍ژگی های مهم این روش عدم نیاز به مدل ریاضی اجزای سیستم نظیر عملگر، فنر و کمک فنر که همگی غیرخطی هستند و عدم نیاز به ژاکوبین سیستم می باشد. در انتهای کار نتایج عملکرد کنترل کننده (ANFIS) که با یک کنترل کننده PID آموزش می بیند با یک کنترل کننده تناسبی - مشتقی خالص مقایسه می‌شود. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  2 - طراحی واحد تأخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین
  آتنا ورزنده اصفهانی سید محمد فهمیده اکبریان
  در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکر چکیده کامل

  در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می‌شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی‌های دیجیتال ولتاژ پایین به شمار می‌آید. در این مقاله با استفاده از مدارهای دیجیتال CMOS پیاده شده با استفاده از منطق کوپلاژ سورس (SCL) که در ناحیه زیرآستانه کار می‌کنند، یک واحد تأخیر با خطینگی بالا ارائه شده است که می‌تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تأخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تأخیر در محدوده ولتاژ کنترل ورودی می‌باشد که نسبت به انواع موجود بهبود یافته است. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  3 - ارزیابی کارایی سیستم‌های اطلاعاتی با بهره گیری از الگوی طراحی MVC و زبان نشانه گذاری توسه یافته
  شیدا مزارعی علی هارون آبادی سید جواد میرعابدینی
  توسعه سیستم‌های نرم‌افزاری پیچیده خواهان مدل‌هایی است که ارزیابی نیازهای غیروظیفه‌مندی سیستم‌ها را در فرایند توسعه به ویژه در مراحل اولیه انجام دهد. ارزیابی معماری به روش‌های مختلفی انجام می‌گیرد، از این رو نیاز به یک روشی برای ادغام نیازهای غیروظیفه‌مندی می‌باشد. مقاله چکیده کامل

  توسعه سیستم‌های نرم‌افزاری پیچیده خواهان مدل‌هایی است که ارزیابی نیازهای غیروظیفه‌مندی سیستم‌ها را در فرایند توسعه به ویژه در مراحل اولیه انجام دهد. ارزیابی معماری به روش‌های مختلفی انجام می‌گیرد، از این رو نیاز به یک روشی برای ادغام نیازهای غیروظیفه‌مندی می‌باشد. مقاله حاضر، الگوی طراحی MVC را در قالب چارچوبی مبتنی بر زبان نشانه گذاری توسعه پذیر برای ارزیابی نیاز غیروظیفه‌مندی کارایی نمایش می‌دهد. این چارچوب بر پایه شبکه‌های پتری بنا شده که به کمک آن می‌توان الگوی طراحی MVC را ارائه داد. تحقیق جاری در مقایسه کارهای پیشین امکان استفاده از زبان نشانه گذاری توسعه پذیر، جهت رسیدگی به نیازهای غیروظیفه‌مندی فراهم نموده و یک مدل اجرایی از نرم افزار ترسیم می‌نماید. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  4 - طراحی مدار مبدل سطح ولتاژ با بازده توان بالا برای کاربردهای ولتاژ پایین
  وحیدرضا صبوری عبدالرسول قاسمی نجمه چراغی شیرازی
  در این مقاله یک تبدیل سطح ولتاژ مؤثر که قابلیت تبدیل سطوح ولتاژ بسیار پایین ورودی به سطح بالاتر با کاربرد در فرکانس های بالا را دارد، ارائه شده است. به منظور جلوگیری از اتلفات توان استاتیک، در ساختار پیشنهادی از یک منبع جریان استفاده شده و در طی انتقال فقط زمانی که در آ چکیده کامل

  در این مقاله یک تبدیل سطح ولتاژ مؤثر که قابلیت تبدیل سطوح ولتاژ بسیار پایین ورودی به سطح بالاتر با کاربرد در فرکانس های بالا را دارد، ارائه شده است. به منظور جلوگیری از اتلفات توان استاتیک، در ساختار پیشنهادی از یک منبع جریان استفاده شده و در طی انتقال فقط زمانی که در آن سطح منطق سیگنال ورودی با به سطح منطق خروجی متناظر نمی‌باشد، روشن است. عملکرد ساختار پیشنهادی تحلیل و بررسی شده و نتایج شبیه سازی پیشنهادی در تکنولوژی 0.18um cmos نمایش داده شده است که نشان می‌دهد مدار در فرکانس‌های بالا به خوبی عمل می‌کند و در فرکانس های بالاتر از یک گیگاهرتز با ایجاد تاخیری به اندازه یک دوره تناوب عملکرد بسیار صحیح را ارائه می‌دهد. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  5 - مقایسه الگوریتم‌های طبقه بندی بر روی تصاویر ماهواره‌ای سنجش از دور
  نجمه چراغی شیرازی روزبه حمزه ئیان اشکان معصومی
  اگرچه تعداد بسیار زیادی الگوریتم طبقه بندی برای تصاویر ارائه شده، اما به ندرت بر روی یک مورد یکسان بایکدیگر مقایسه شده اند. در این مقاله، تصاویر ماهواره‌های سنجش از دور با استفاده از دو روش الگوریتم طبقه بندی بدون نظارت و هشت الگوریتم طبقه بندی با نظارت که شامل تعدادی ا چکیده کامل

  اگرچه تعداد بسیار زیادی الگوریتم طبقه بندی برای تصاویر ارائه شده، اما به ندرت بر روی یک مورد یکسان بایکدیگر مقایسه شده اند. در این مقاله، تصاویر ماهواره‌های سنجش از دور با استفاده از دو روش الگوریتم طبقه بندی بدون نظارت و هشت الگوریتم طبقه بندی با نظارت که شامل تعدادی از الگوریتم‌های رایج طی بیست سال اخیر است، آزموده شدند. تحلیل ما بر روی تصاویر ماهواره‌ای 12 طیفی متمرکز است. در مقایسه الگوریتم ها تعداد نمونه آموزشی یکسان فرض شده است. الگوریتم ها از نظر پیچیدگی، میزان صحت و اعتبار بایکدیگر مقایسه شده اند. نتایج نشان می دهد که صحت طبقه بندی، نسبت مستقیم با تعداد نمونه های آموزشی دارد و همچنین کاربر می‌تواند بسته به اهمیت هریک از پارامترهای فوق الگوریتم کارامدتر را برگزید. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  6 - طراحی و سنتز یک پردازنده جانبی به منظور مرتب سازی اطلاعات با استفاده از حافظه داخلی آرایه‌های برنامه پذیر
  حامد امین زاده
  مرتب سازی داده‌ها یکی از مسائل مهم در هنگام پردازش اطلاعات دیجیتال می‌باشد. بسته به نحوه پیاده سازی مرتب کننده، معمولاً سه پارامتر سرعت، سطح اشغالی بر روی تراشه و توان مصرفی از اهمیت ویژه برخوردار هستند. وقتی مرتب کننده بر روی آرایه‌های منظقی برنامه پذیر (FPGA) پیاده سا چکیده کامل

  مرتب سازی داده‌ها یکی از مسائل مهم در هنگام پردازش اطلاعات دیجیتال می‌باشد. بسته به نحوه پیاده سازی مرتب کننده، معمولاً سه پارامتر سرعت، سطح اشغالی بر روی تراشه و توان مصرفی از اهمیت ویژه برخوردار هستند. وقتی مرتب کننده بر روی آرایه‌های منظقی برنامه پذیر (FPGA) پیاده سازی شود، از آنجا که این بلوک به عنوان یک پردازشگر جانبی در کنار سایر بلوک‌های افزاری قرار می‌گیرد، تعداد CLBهای اشغال شده پارامتری مهم می‌باشد. در این مقاله، از الگوریتم جدیدی به منظور پیاده سازی مرتب کننده استفاده نموده‌ایم تا حداقل تعداد CLBها اشغال گردند. بر خلاف همه الگوریتم‌های قبلی که از مقایسه کننده به منظور مرتب سازی استفاده می‌کنند در این روش، نیازی به این بلوک وجود ندارد و عمده پردازش، با کمک حافظه با دسترسی تصادفی انجام می‌شود. در نتیجه علاوه بر اینکه تعداد کمتری از CLB ها بر روی تراشه اشغال شده و ساختار ساده‌تر می‌شود، قابلیت اطمینان نیز بالاتر می‌رود. به منظور نشان دادن کارایی این نحوه پیاده سازی، سنتز یک مرتب کننده 256 کلمه‌ای و با طول کلمه 16 بیتی بر روی یک FPGA از نوع Xilinx Spartan3 XC3S1500 انجام شده است. پرونده مقاله