In this paper, a two-stage 5Gbps transimpedance amplifier (TIA) for an optical communication receiver system is presented. The presented TIA uses a regulated cascode configuration (RGC) as the input stage, which benefits from low input resistance, and is followed by a gain stage with negative feed-back network and a buffer stage in order to provide extra gain to operate properly at 5Gbps. DC operating point stabilizing is also considered in this paper. The proposed TIA is discussed mathematically and related simulations are performed in HSPICE using 0.18µm CMOS technology parameters. Results for the proposed TIA show the transimpedance gain of 42.1dBΩ, bandwidth of 3.6GHz, and power consumption of 12mW at 1.5V supply voltage. Also, Monte-Carlo analysis, noise analysis and effect of temperature variation on frequency response of the TIA are analyzed, which indicate that the proposed TIA is suitable to work as a 5Gbps TIA building block in an optical communication receiver system. Manuscript profile

In this paper, a one-bit ultra-low-power full adder cell using GDI structure is proposed. Main objective of this design is not only providing low power consumption, but also providing full swing outputs. In this paper, combination of different logics and stacking technique are used to provide an ultra-low power cell. Also, by using stacked inverters after each function, full swing characteristic for the cell is obtained. These characteristics are obtained in cost of more occupied chip area and higher delay. In order to verify the performance of the proposed cell, simulations are done in HSPICE using 90nm CMOS technology library. Beside Noise immunity, power consumption is also analyzed under different load conditions, different supply voltages and different temperatures. Although delay of the circuit is increased, results show a tremendous reduction in power consumption and an improved power-delay-product for the proposed full adder cell. Manuscript profile

کاهش حجم داده در مدارهای پردازشگر زیستی در کاهش حافظه‌‌ مورد نیاز و مصرف توان، موثر است. بنابراین برای رسیدن به این هدف، نمونه‌‌برداری غیر‌‌یکنواخت (NUS) مورد ‌‌توجه قرار گرفته است. لذا به‌‌کمک یک مدار نمونه‌‌بردار و نگه‌‌دار که به‌‌طور غیریکنواخت از سیگنال زیستی نمونه‌‌برداری می‌‌کند، می‌‌توان اطلاعات سیگنال‌‌های حیاتی را با حجم داده‌‌ کمتری به‌‌دست آورد. در این مقاله، یک مدار نمونه‌‌بردار و نگه‌‌دار غیریکنواخت‌‌ جدید با روش حلقه بسته همراه با مدار مولد کلاک مربوطه در محدوده‌‌ فرکانس‌‌های زیستی به‌‌‌‌صورت تفاضلی پیشنهاد شده که با مصرف توان کم، می‌‌تواند از سیگنال‌های زیستی نمونه‌‌برداری کند و حجم داده تولید شده را به حداقل برساند. مدار ‌‌سازنده‌‌ کلاک غیر‌‌یکنواخت پیشنهادی از دو مقایسه‌‌کننده با ورودی‌‌های PMOS و NMOS و یک مدار کنترلی با گیت‌‌های منطقی ‌‌ساخته شده است. این مدار با تشخیص نرخ تغییرات سیگنال قلب، کلاک غیریکنواختی با دو فرکانس 1000 و 100 هرتز به‌‌ترتیب برای تغییرات تند و کند تولید می‌‌کند. سیگنال خروجی مدار نمونه‌‌بردار با روش نمونه‌‌برداری مجدد و به روش درون‌‌یابی با استفاده از نرم‌‌افزار متلب بازسازی شده است. نتایج شبیه‌‌سازی با نرم‌‌افزار کیدنس ‌‌در فناوری‌‌ 18/0 میکرومتر و با تغذیه ۸/۱ ولت، نشان می‌‌دهد که شاخص درصد اختلاف موثر (PRD)‌ برابر ‌‌۳/۲ درصد و شاخص‌‌ مجذور میانگین خطا(MSE) برابر ۵-۱۰ × ۵۷/۸ و نسبت سیگنال به نویز (SNR) برابر 71 دسیبل است که نشانگر عملکرد مناسب مدار پیشنهادی نسبت به مطالعه‌‌های پیشین است. Manuscript profile

ممریستور به عنوان عنصر اساسی حافظه های اصلی یا پنهان SRAM و DRAM،می تواند به صورت موثری زمان راه اندازی و توان مصرفی مدارها را کاهش دهد. غیر فرار بودن، چگالی بالای مدار نهایی و کاهش حاصل ضرب تاخیر در توان مصرفی PDp از حقایق قابل توجه مدارهای ممریستوری است که منجر به پیشنهاد سلول حافظه شامل چهار ترانزیستور و دو ممریستور (4T2M) در این مقاله شده است. به منظور شبیه سازی سلول حافظه پیشنهادی، طول ممریستورها 10 نانومتر و مقاومت حالت های روشن و خاموش آنها به ترتیب 250 اهم و 10 کیلو اهم انتخاب شده است. همچنین، ترانزیستورهای MOS سلول نیز توسط مدل CMOS PTM 32 نانومتر شبیه سازی شده اند. شبیه سازی در نرم افزار اچ-اسپایس و با تغذیه یک ولت و مقایسه آن با دو سلول شش ترانزیستوری متعارف (6T) و دو ترانزیستوری-دو ممریستوری (2T2M) نشان می دهد که استفاده از ممریستور سبب غیر فرار شدن سلول حافظه پیشنهادی و سلول 2T2M در زمان قطع ولتاژ تغذیه شده است، ضمن آن که مصرف توان مدار پیشنهادی نسبت به مدار 6T و 2T2M به ترتیب 8/99 درصد و 2/57 درصد کاهش یافته و حاصل ضرب متوسط تاخیر در توان نیز به ترتیب 4/99 درصد و 7/26 درصد بهبود یافته است؛ هرچند تاخیر نوشتن این سلول و سلول 2T2Mنسبت به سلول 6T به ترتیب 400 درصد و 218 درصد افزایش یافته است. Manuscript profile

آتوماتای سلولی نقطه کوانتومی (QCA) یک فناوری جدید با سرعت بالا، مصرف توان کم، چگالی بالا و پیچیدگی پایین نسبت به فناوری‌های قدیمی مانند نیم‌رسانای اکسید-فلز مکمل (CMOS) است. از طرفی، روش ورودی انتشارگیت (GDI)، یک روش موفق در سامانه‌‌‌های کم‌مصرف است. این روش باعث کاهش پیچیدگی، کاهش مساحت و کاهش میزان مصرف انرژی در مدارهای طراحی‌‌شده با این روش است. این روش، اجرای طیف گسترده‌‌ای از توابع منطقی پیچیده را تنها با استفاده از دو ترانزیستور به‌‌عنوان بلوک اصلی، امکان‌‌پذیر می‌‌کند. در این مقاله، بلوک GDI مبتنی بر QCA تنها با 11 سلول پیشنهاد شده که به‌‌عنوان واحد طراحی استاندارد، قادر به اجرای توابع اساسی مانند AND، OR، NOT، BUFFER، MUX و XOR برای پیاده‌‌سازی مدارهای دیجیتال است. نتایج شبیه‌‌سازیِ توابع، توسط نرم‌افزار QCADesigner در فناوری 18 نانومتر، نشان ‌‌دهنده عملکرد بهتر سلول هم‌‌سطح پیشنهادی است؛ به‌‌نحوی که سلول پیشنهادی، 1 سیکل ساعت تاخیر برای اجرای عملکردها دارد. همچنین تحلیل میزان مصرف انرژی و توان مصرفی مدارهای طراحی‌‌شده توسط نرم‌افزار QCADesigner انجام شده است. 31 درصد کاهش در تعداد سلول‌‌ها، 50 درصد کاهش در سطح و 17 درصد کاهش در اتلاف انرژی کل از مزایای طرح پیشنهادی نسبت به طرح‌های پیشین است. Manuscript profile

در این مقاله، یک مدار جدید نمونه‌بردار و نگه‌دار Sample and Hold (S&H) با دقت 12-bit و نرخ نمونه‌برداری 1 GS/s با استفاده از تکنیک نمونه‌برداری دوگانه پیشنهاد شده است. تکنیک نمونه‌برداری دوگانه این امکان را فراهم آورده است که مدار همیشه در فاز نگه‌داری عمل نماید که خود منجر به افزایش سرعت کل سیستم در مبدل‌های داده می‌شود. به‌منظور کاهش خطاهای ناشی از غیرخطی بودن سوئیچ‌های ورودی، از سوئیچ‌های انتقال Transmission Gate (TG) استفاده شده است چرا که مقاومت خطی‌تری نسبت سوئیچ MOS دارند. مدار S&H پیشنهادی در نرم‌افزار HSPICE و با فناوری‌های 180nm CMOS و 45nm CMOS شبیه‌سازی شده است. شبیه‌سازی مدار در هر دو فناوری با ولتاژ تغذیه 1.8V انجام شده است و به ترتیب دارای 8mW و 300µW توان مصرفی هستند. از دیگر نتایج شبیه‌سازی می‌توان به مقدار 12-bit دقت در هر دو فناوری اشاره نمود که در فناوری 180nm برای فرکانس ورودی 50.29MHz و در فناوری 45nm برای فرکانس ورودی 43.45MHz بدست آمده است، درحالی که فرکانس نمونه‌برداری در هر دو فناوری برابر با 1GHz می‌باشد. Manuscript profile

پیاده سازی یک سیستم محاسباتی عصبی (NCS) با استفاده از مدارهای دیجیتال و آنالوگ در فناوری نیم رسانای اکسید فلز مکمل (CMOS)، فضا و توان زیادی مصرف می کند. با پیشرفت تحقیقات نانو فناوری، ترکیب مدارهای اتصال تونلی مغناطیسی (MTJ) و CMOS، پیاده سازی NCSهایی با چگالی بالا ومصرف توان پایین را امکان پذیر کرده است. با این وجود، هنوز بین کارایی مغز انسان و NCSها فاصله زیادی وجود دارد. برای کاهش این شکاف، لازم است تا مصرف انرژی و تاخیر در NCS کاهش پیدا کند. مصرف انرژی زیاد NCS، به دلیل جریان زیاد مورد نیاز برای تغییر وضعیت MTJ است. در گذشته محققان با تکنیک های ردیابی ولتاژ MTJ و قطع جریان آن بلافاصله پس از کلیدزنی MTJ، مصرف انرژی را کاهش دادند. اما به دلیل تغییرات کوچک ولتاژ پس از کلیدزنی، در این روش ها مصرف انرژی همچنان بالا است (به دلیل نیاز به تقویت کننده ها).در این مقاله روش جدیدی مبتنی بر ردیابی جریان MTJ (به جای ولتاژ آن) و قطع جریان MTJ بلافاصله پس از کلیدزنی MTJ پیشنهاد شده است. با توجه به تغییرات زیاد در جریان MTJ پس از کلیدزنی (حدود 40 درصد)، نیازی به استفاده از تقویت کننده در مدار ردیابی و قطع جریان MTJ نیست. بنابراین، مدار ردیابی ولتاژ با مدار پیشنهادی جایگزین می‌شود تا مصرف انرژی، سرعت و تاخیر NCS بهبود یابد. در تمام طراحی های گذشته، تغییرات ولتاژ در دو سر MTJ PL, FL) یا هر دو( برای تشخیص کلیدزنی MTJ استفاده شده است. در مدار پیشنهادی کلیدزنی MTJ با توجه به جریان MTJ تشخیص داده می شود و سپس جریان آن بلافاصله قطع می‌شود. بر اساس نتایج شبیه‌سازی در فناوری 65nm-CMOS مدار پیشنهادی می‌تواند، مصرف انرژی و سرعت یک NCS را به ترتیب 49 درصد و 1/2/ برابر در مقایسه با یک NCS نوعی بهبود بخشد. Manuscript profile

استفاده از ضرب‌‌کننده‌‌های خازنی در مدارهای مجتمع فرکانس پایین، تاثیر قابل توجه در کاهش مساحت تراشه دارد. در مدار پیشنهادی به‌‌منظور کاهش مقاومت معادل سری در طبقه‌‌‌ ورودی از ساختار مبتنی‌‌بر دنبال‌‌کننده جریان بازگشتی استفاده‌‌ شده است. استفاده از مدار کمکی جهت تطبیق جریان بایاس ترانزیستورها و اعمال سیگنال‌‌های لازم توسط تکنیک گیت شبه‌‌شناور به‌‌منظور کاهش توان مصرفی ایستا و افزایش خطینگی از دیگر ویژگی‌‌های مدار پیشنهادی است. همچنین جهت افزایش خطینگی از فیدبک منفی استفاده شده است تا ولتاژ لازم به گیت ترانزیستورهای نمونه‌‌بردار جریان اعمال ‌‌شود. ضریب مقیاس‌‌گذاری K با روش فعال قابل تنظیم‌‌ است. مقاومت ورودی پایین و مقاومت خروجی بالا و حداقل مساحت مدار پیشنهادی، از نتایج نظری و شبیه‌‌سازی مدار پیشنهادی است. مدار پیشنهادی در فناوری 18/0 میکرومتر و با تغذیه‌ 8/0 ولت شبیه‌‌سازی شده است. نتایج نشان می‌‌دهد مدار پیشنهادی برای خازن معادل 204 پیکوفاراد با خازن پایه 1 پیکو فاراد، توانی معادل 850 نانووات مصرف می‌‌کند. به‌‌عنوان مثالی دیگر، برای تحقق خازن 101 پیکو فاراد با تغذیه و خازن پایه‌ مذکور، ضرب‌‌کننده پیشنهادی، به مساحتی 3/6 بار کم‌‌تر و پهنای باند 23 بار بیشتر نسبت به FCF نیاز دارد که نشانگر افزایش صحت طرح پیشنهادی است. در مدار پیشنهادی، با حضور مدار تطبیق جریان با دامنه سیگنال 7 نانوآمپر در ورودی، دامنه‌‌‌‌ سیگنال جریان خروجی 1510 نانو آمپر است؛ در حالی که جریان بایاس خروجی 100 نانوآمپر بوده و مقدار اعوجاج هارمونیکی 6/3 درصد است. مدار پیشنهادی دارای بیشترین ضریب شایستگی یعنی 823/48 مگاهرتز بر میکرووات است که معرف عملکرد بهتر نسبت به مدارهای گزارش‌‌‌‌شده قبلی است. Manuscript profile

در این مقاله یک فیلتر Gm-C چند حالته (universal) مرتبه‌ی دو با قابلیت دریافت تمامی پاسخ‌های فیلتری (پایین گذر، بالاگذر، میان گذر، میان نگذر و تمام گذر)، تنظیم الکترونیکی فرکانس مرکزی ω0)) و ضریب کیفیت Q)) و عملکرد در چهار مد (ولتاژ، جریان، ترارسانایی و ترامقاومتی) مبتنی‌بر اینورتر (بلوک ترارسانایی) با بایاس شدن ترانزیستورها در ناحیه زیرآستانه (Sub Threshold) ارائه شده است. بایاس کردن تراتزیستورها در ناحیه زیرآستانه باعث کاهش مؤثر توان مصرفی فیلتر ارائه شده می‌گردد. استفاده از خازن‌های زمین شده به منظور کاهش اثرات پارازیتیکی از جمله ویژگی‌های مدار طراحی شده محسوب می‌شود. حساسیت کم فرکانس مرکزی و ضریب کیفیت نسبت به ترارسانایی‌ها و خازن‌ها نیز ویژگی‌های دیگر مدار پیشنهادی است. همچنین استفاده از اینورتر سبب کاهش مؤثر تعداد ترانزیستور‌های لازم برای تحقق مدار فیلتر و توان مصرفی فیلتر می‌گردد. سرانجام عملکرد فیلتر پیشنهاد شده در تکنولوژی 0.18 µm CMOS توسط HSPICE (LEVEL49) شبیه‌سازی و مورد ارزیابی قرار گرفت. فیلتر پیشنهاد شده دارای توان مصرفی 64.69 nW و منبع تغذیه‌ی ±0.3V است. Manuscript profile

در این مقاله یک تقویت کننده‌ی امپدانس انتقالی جهت گیرنده‌های نوری ارائه می‌شود. این تقویت کننده بر اساس توپولوژی فیدبک مقاومتی- خازنی به صورت موازی می‌باشد که از نظر توان مصرفی بهینه شده است و از تکنیک shunt peaking (بالازدگی موازی) نیز برای افزایش پهنای باند فرکانسی استفاده شده است. این مدار در تکنولوژی 0.18 µm CMOS طراحی و شبیه سازی شده است. نتایج شبیه سازی بهره‌ی 67.5 dBΩ، پهنای باند 3GHz و توان مصرفی 12.16 mW را نشان می‌دهد که نشان دهنده عملکرد مناسب تقویت کننده‌ی پیشنهادی برای کاربردهای 2.5Gb/s جهت استفاده در استاندارد SONET OC-48)) می‌باشد. دیاگرام چشمی به دست آمده برای نرخ داده‌ی 2.5 Gb/s کیفیت سیگنال قابل قبولی رابرای جریان‌های ورودی تا 10 µA نشان می‌دهد. Manuscript profile

در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت 12 بیت برای نرخ داده 200 Ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاصیت خطی استفاده گردیده است. عملکرد مدار پیشنهادی توسط نرم افزار Hspice با استفاده از تکنولوژی CMOS-0.35um مورد شبیه‌سازی قرار گرفته است که نتایج شبیه‌سازی، عملکرد مناسب مدار را جهت نرخ داده 200Ms/s با دقت 12 بیت در خروجی تصدیق می‌کند. Manuscript profile