گیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است أکثر
گیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است. اهداف طراحی اصلی برای این مدار جدید، اتلاف توان کم، جریان نشتی پایین و سوئینگ ولتاژ کامل در یک ولتاژ تغذیه کم (Vdd = 0.5 V) می باشد. چندین مدار XOR به طور کامل با استفاده از HSPICE با تکنولوژی های 32nm CMOS و 32nm CNTFET در یک ولتاژ تغذیه کم شبیه سازی شده اند. مدار XOR پیشنهادی با مدارهای قبلاً شناخته شده مقایسه شده و عملکرد ممتاز آن نشان داده شده است. شبیه سازی ها نشان می دهند که XOR ولتاژ پایین جدید، تلفات توان کمتر، جریان نشتی کمتر و PDP کوچکتری در مقایسه با سایر مدارات XOR قبلی دارد و نسبت به تغییرات پروسه مقاوم می‌باشد. براساس نتایج بدست آمده در ولتاژ تغذیه 0/5 ولت، فرکانس 250 مگا هرتز و خازن بار 3/5 فمتو فاراد، XOR پیشنهادی تاخیر انتشار برابر 149/05 پیکو‌ثانیه، توان مصرفی 716/72 پیکو وات، توان نشتی 1/25 پیکو وات و PDP برابر 21-10×10/683 ژول از خود نشان می‌دهد. XOR پیشنهادی می تواند به خوبی در مدارات جمع کننده ولتاژ پایین و توان پایین استفاده شود.
تفاصيل المقالة
در این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدو أکثر
در این مقاله، یک مدار تقویت کننده ترارسانایی عملیاتی جدید دو طبقه پیشنهاد می شود که نیاز های بهره بالا، توان مصرفی پایین و نویز کم را برآورده می کند و بر اساس روشgm/ID و راه اندازی از طریق بدنه طراحی شده است. قابل ذکر است که طراحی های صورت گرفته مداری با توجه به محدودیت های فناوری CMOS، در فناوری CNTFET انجام شده است. همچنین به منظور بهبود خطینگی مدار، ترانزیستورهای تریودی در هر دوطبقه به کار برده شده است. شبیه سازی های مدار تقویت کننده ترارسانایی عملیاتی پیشنهادی در نرم افزار HSPICE و با ولتاژ تغذیه یک ولت و خازن های بار یک پیکوفاراد انجام پذیرفته است. بر اساس نتایج به دست آمده، مدار پیشنهادی کمتر از 27 میکرووات توان مصرف می کند و بهره بالای 98 دسی بل را ارائه می دهد. مقدار CMRR و PSRR مدار پیشنهاد شده به ترتیب برابر با 121 دسی بل و 152 دسی بل است. نویز ارجاع شده به ورودی مدار برابر با 92/0 نانو ولت بر رادیکال هرتز بوده و سرعت چرخش مدار برابر با 111 ولت بر میکروثانیه است که نشان از بهتربودن مقدار ضریب شایستگی مدار پیشنهادی در مقایسه با کارهای قبلی است.
تفاصيل المقالة
در این مقاله، یک حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات أکثر
در این مقاله، یک حس گر دمای جدید مبتنی بر عملکرد ترانزیستورهای نانو لوله کربنی در ناحیه زیرآستانه طراحی و شبیه سازی شده است که باعث کاهش چشم گیر توان مصرفی می شود. در خروجی از یک تقویت کننده تفاضلی استفاده شده و جهت ثابت ماندن مقادیر بهره و سطح مد مشترک در اثر تغییرات دما، روشی پیشنهادی می تواند به جبران سازی این تغییرات ناشی از تغییرات دمایی در محدوده 30- الی 125+ درجه سانتی گراد پاسخ دهد. حس گر دمایی به همراه تقویت کننده آن می تواند به صورت یک سیستم بر روی سطح تراشه برای مانیتورینگ و کنترل دما استفاده گردد. همچنین در فناوری ترانزیستور اثر میدان نانو لوله کربنی (CNTFET) با ولتاژ تغذیه 5/0 ولت در ناحیه زیرآستانه توسط نرم افزار HSPICE توسط مدل نانوکربنی (CNT) 32 نانومتر شبیه سازی شده است. نتایج شبیه‌سازی نشان می دهد که در دماهای 30- تا 125 درجه سانتی گراد به صورت خطی و با حساسیت یک میلی ولت بر درجه، دما را اندازه گیری می کند و در دمای اتاق تنها 123 نانو وات توان مصرف می نماید. همچنین خطای اندازه گیری شده در دمای 125 درجه سانتی گراد حدود 5/2 میلی-ولت است که به معنی خطای 25/1 درجه سانتی گراد در این دما است.
تفاصيل المقالة
In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input cap أکثر
In this paper, a full adder cell based on majority function using Carbon-Nanotube Field-Effect Transistor (CNFET) technology is presented. CNFETs possess considerable features that lead to their wide usage in digital circuits design. For the design of the cell input capacitors and inverters are used. These kinds of design method cause a high degree of regularity and simplicity. The proposed design can be used in many applications specifically wherever the low power consumption is the goal. The proposed full adder cell is compared to five full adders in terms of power consumption, speed, and power delay product (PDP). Also in order to evaluate the proposed design, several simulations are performed in different load capacitors, frequencies and temperatures. Simulation results demonstrate the higher efficiency of the proposed full adder cell with respect to other conventional and modern CNFET and MOSFET implementations. All Simulations are performed by using Synopsys HSPICE with 32 nm CMOS and 32 nm CNFET technologies.
تفاصيل المقالة
سند
Sanad is a platform for managing Azad University publications
