تکنیک سوئیچ‌زنی خازنی جدید با حساسیت کم به تغییرات ولتاژ حالت مشترک برای مبدل‌های آنالوگ به دیجیتال تقریب متوالی تفاضلی

محورهای موضوعی : مهندسی الکترونیک

الهام خورشیدی ¹ ( گروه برق، دانشگاه آزاد اسلامی واحد بوشهر، بوشهر، ایران )
عبدالرسول قاسمی ² ( گروه برق، دانشگاه آزاد اسلامی واحد بوشهر، بوشهر، ایران )

تاریخ دریافت : 1398/04/13 تاریخ پذیرش : 1399/10/12 تاریخ انتشار : 1400/01/01

کلید واژه: مبدل آنالوگ به دیجیتال تقریب متوالی, روش سوئیچ زنی یکنوا, روش سوئیچ زنی switchback, تغییرات ولتاژ حالت مشترک, SAR ADC, Monotonic, Switchback, Common Mode Voltage,

چکیده مقاله :

در این مقاله سعی گردیده ضمن بیان نحوه عملکرد مبدل تقریب متوالی، به بررسی بلوک‌های تشکیل دهنده‌ی این مبدل پرداخته شده‌است و سهم هریک از مدارات در توان مصرفی کل عنوان شدهاست و سعی بر آن بودهاست تا توان مصرفی مبدل کاهش یابد. از آنجا که زیر مبدل دیجیتال به آنالوگ و مقایسه‌گر به ترتیب بیشترین مصرف توان را در این نوع مبدل دارند اکثر طراحان برای کاهش توان مصرفی به این دو قسمت توجه می‌کنند. از بین این دو مدار طراحی زیر مبدل آرایه خازنی اهمیت بیشتری دارد بنابراین یک مبدل تقریب متوالی تمام تفاضلی با روش سوئیچ‌زنی پیشنهادی برای کاهش توان مصرفی زیرمبدل آرایه خازنی ارائه شده‌است. مزیت اصلی این ساختار در نصف بودن مقدار کل خازن مورد نیاز در آن در مقایسه با ساختار تمام تفاضلی دودویی متعارف می‌باشد. در این مبدل، انرژی مصرفی زیر مبدل دیجیتال به آنالوگ نسبت به ساختار متعارف %86 و ساختار یکنوا %24.65 کاهش یافته‌است. به دلیل عملکرد سوئیچ‌زنی مکمل آرایه خازنی نیم مدار بالایی و پایینی، باعث شده تغییرات ولتاژ حالت مشترک ورودی‌های مقایسه‌کننده از گام دوم به بعد ثابت بوده و این ثابت بودن تغییرات ولتاژ حالت مشترک خطینگی مدار مبدل را بهتر می‌کند که از مزایای روش پیشنهادی می‌باشد. همه شبیه سازی‌ها در تکنولوژی 0.18 µm CMOS و با منبع تغذیه 1.8 ولت انجام می‌شود.

چکیده انگلیسی:

In this paper, while describing the operation of the ADC SAR, we examine the blocks that make up this converter and the share of each of the circuits is in total power consumption and tried to reduce the power consumption. Since the DAC and comparator respectively have the highest power consumption in this type of converter, most designers pay attention to the two sides to reduce power consumption. DAC design is more important from these two circuits, so an analog to digital converter with the fully differential is proposed with a proposed switching method to reduce the power consumption of the DAC. In this converter, the energy consumed DAC has fallen by 86% compared to conventional structure and has decreased by 24.65%compared to the monotonic structure. Due to the performance of the DAC complement switching of the upper and lower half-circuits, caused the voltage variations of the common-mode inputs of the comparator to be constant from step two to the next, and this improves the constant of the voltage variation of the common mode of our circuit deflection Which is the benefits from this proposed method. All simulation in the 0.18 μm CMOS technology with 1.8-V power supply is done.

منابع و مأخذ:

[1] A. Sanyal and N. Sun, “An Energy-Efficient Low Frequency-Dependence Switching Technique for SAR ADC”, IEEE Transactions On Circuits And Systems, Vol. 61, No. 5, PP. 294 – 298, May 2014.

[2] J. Lin and C. Hsieh, “A 0.3 V 10-bit 1.17 f SAR ADC With Merge and Split Switching in 90 nm CMOS”, IEEE Transactions On Circuits And Systems, Vol. 62, No. 1, PP. 70 – 79, Jan. 2015.

[3] G. Ying Huang,et al, “A 1-μW 10-bit 200-kS/s SAR ADC With a Bypass Window for Biomedical Applications”, IEEE Journal Of Solid-State Circuits, Vol. 47, No. 11, PP. 2783 – 2795, November 2012.

[4] G. Ying Huang,et al, “10-bit 30-MS/s SAR ADC Using a Switchback Switching Method”, IEEE Transactions On Very Large Scale Integration (VLSI) Systems, Vol. 21, No. 3, PP. 584 – 588, March 2013.

[5] C. Liu,et al, “A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure”, IEEE Journal Of Solid-State Circuits, Vol. 45, No. 4, PP. 731 – 740, April 2010.

[6] Z.Xiaolei, “High Performance SAR A/D Converter with Calibration Techniques”, PhD. Dissertation, Univ. of Keio, Japan, 2012.

[7] J.Luo, “A 0.9-V 12-bit 100-MS/s 14.6-fJ/Conversion-Step SAR ADC in 40-nm CMOS”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol.26, No. 10, PP. 1980 - 1988, July 2018.

[8] Y.Shen, “A Reconfigurable 10-to-12-b 80-to-20-MS/s Bandwidth Scalable SAR ADC”, IEEE Transactions on Circuits and Systems, Vol.65, No. 1, PP. 51-60, July 2017.

[9] V. Giannini, et al, “An 820 µW 9 b 40 MS/s noise-tolerant dynamic-SAR ADC in 90 nm digital CMOS”, in IEEE ISSCC Dig. Tech. Papers, Feb. 2008, pp. 238–239.

[10] A.Rasool.Ghasemi and et al., “A low-power capacitor switching scheme with low common-mode voltage variation for successive approximation ADC”, in Microelectronics Journal, vol.61, pp.15-20, March 2017.