مبدل های آنالوگ به دیجیتال از نظر فرکانس نمونه برداری به دو دسته کلی ، مبدل های با نرخ نایکوئیست و مبدل های بیش نمونه برداری تقسیم می شوند.در مبدل های بیش نمونه برداری سیگنال ورودی با چندین برابر نرخ نایکوئیست نمونه برداری می شود. افزایش نسبت بیش نمونه برداری منجر به افزایش رزولوشن موثر می شود در مقابل برای سیگنالهای باند وسیع استفاده از نسبت بیش نمونه برداری بالا به خاطر نیاز به فرکانسهای نمونه برداری و توان مصرفی بالا، غیر عملی است.افزایش تعداد بیتها نیز باعث افزایش محدوده دینامیکی می گردد در مقابل DACچند بیتی مورد نیاز در مسیر فیدبک خطی نمی باشد. در این مقاله یک مبدل آنالوگ به دیحیتال سیگما دلتا با دقت 12بیت ،منبع تغذیه 1V و فرکانس نمونه برداری MS/s 2.4 برای کاربردهای توان پایین طراحی کردیم.از سوی دیگرافزایش سطوح کوانتیزاسیون(تعداد بیت کوانتایزر) باعث کاهش توان نویز داخل باند سیستم می شود و حاصل آن بهتر شدن نسبت سیگنال به نویز، پایداری و عدم نیاز به افزایش نسبت فوق نمونه برداری است.ما با انتخاب ضرایب فیدبک بهینه در این مدولاتور توانستیم به SNDRبالایی دست یابیم . ساختار پیشنهادی در فن آوری CMOS 0.18µm طراحی شده و نتایج شبیه سازی نشان می‌دهد که به ازای ولتاژ تغذیه‌ی1V نسبت سیگنال به نویز 71.3 dB و توان مصرفی 451µW و رقم شایستگی (pJ/Conver.step) 3.76بدست می‎‌آید. پرونده مقاله

امروزه با گسترش شبکه های مخابراتی و افزایش سرعت انتقال اطلاعات،استفاده از سیستم های مخابرات نوری افرایش چشم گیری داشته است. با توجه به مزایای استفاده از فیبر نوری شامل انتقال اطلاعات با سرعت و حجم بالاتر و تضعیف کمتر استفاده از فیبر نوری گسترش فراوانی یافته است. قسمت اصلی یک سیستم مخابراتی شامل فرستنده،محیط انتقال و گیرنده می باشد. گیرنده دارای نقص هایی از جمله تضعیف می باشد و به همین جهت طراحی قسمت گیرنده دارای چالش می باشد ویک مصالحه بین پهنای باند،بهره و توان وجود دارد. در این مقاله یک تقویت کننده اپتیکال با افزایش پهنای باند بااستفاده از تکنیک بالازدگی القایی جهت استفاده در یک سیستم مخابرات نوری برای کاربردهای با نرخ داده 10Gb/s با استفاده از تکنولوژی 180 nm CMOS مورد طراحی و شبیه سازی قرار گرفته است. نتایج شبیه سازیهای ارائه شده بیان کننده آن است که مدار ارائه شده با تغذیه 1.8V ، توان مصرفی57.6 mW ، پهنای باند 7.5GHz و بهره 25dB را دارا می باشد. پرونده مقاله

در این مقاله، یک کنترل کننده مد لغزشی دینامیکی مقاوم برای بازوی ربات الکتریکی ارائه می‌شود. قانون کنترل، ولتاژ موتور را بر اساس استراتژی کنترل ولتاژ محاسبه می کند. عدم قطعیت ها با استفاده از بسط سری فوریه تخمین زده شده و خطای برش جبران می شود. ضرایب فوریه بر اساس تحلیل پایداری تنظیم می شوند. همچنین، در این مقاله طراحی یک کنترلر مقاوم با استفاده از بسط سری فوریه تطبیقی جدید است. در مقایسه با آثار مرتبط قبلی مبتنی بر بسط سری فوریه، برتری این مقاله ارائه قانون تطبیق برای فرکانس اصلی بسط سری فوریه و در نتیجه رفع نیاز به روش آزمون و خطا در تنظیم آن است. مطالعه موردی یک ربات اسکارا است که توسط موتورهای الکتریکی DC آهنربا دائمی فعال می شود. تأثیر تخمین عدم قطعیت بر اساس بسط سری فوریه به جای استفاده از تابع علامت مورد مطالعه قرار می گیرد. همچنین روش پیشنهادی با چند چمله ای لژاندر نیز مقایسه می شود. نتایج شبیه‌سازی عملکرد مقاوم و رضایت‌بخش کنترل‌کننده پیشنهادی را تأیید می‌کند. پرونده مقاله

در این مقاله به بررسی جامعی از چگونگی رفتار نشست ولتاژ کنترل در اسیلاتورهای کنترل شده با ولتاژ(VCO) با در نظر گرفتن همه عوامل غیرایده‌آل در مدارهای حلقه قفل فاز پرداخته شده است. همچنین ساختارهای مختلف آشکار ساز فاز و تاثیر آنها بر روی سرعت قفل شدن مدار حلقه قفل فاز، ریپل ولتاژ کنترل و محدوده فرکانسی قفل با هم مقایسه خواهد شد. سه مدار حلقه قفل فاز با آشکاز فاز XOR، آشکارساز RS-FF و آشکارساز فاز دینامیکی در این مقاله بررسی شدند. شبیه سازیها در تکنولوژی 0.18µm-CMOS و با منبع تغذیه 1.8v انجام شد. نتایج شبیه سازی نشان می‌دهد محدوده عمل مدار حلقه قفل فاز شامل آشکار فاز دینامیکی با مدار پمپ بار نسبت به اثرات غیرایده‌آل نسبت به مدار حلقه قفل فاز شامل آشکار فاز XOR و مدار حلقه قفل فاز شامل آشکار فاز RS-FF ریپل کمتری دارد. واژه های کلیدی :حلقه قفل فاز، آشکارساز فاز، اسیلاتور کنترل شده با ولتاژ پرونده مقاله

استفاده از جبرانساز مناسب به منظور صفر شدن خطای حالت ماندگار و بهبود پاسخ حالت گذرا قسمتی اساسی در طراحی مبدل های DC-DC سوئیچ خازنی می باشد.در این مقاله از ساختار آپ امپی جبرانساز تناسبی- انتگرالی- مشتقی در مدار فیدبک استفاده شده است. راندمان این مدار به علت استفاده شدن عناصر فعال به بالای98% رسیده شده است. شبیه سازی این مدار در تکنولوژی 0.18µmCmos انجام شده است.ولتاژ ورودی در این مدار 1.8V و ولتاژ خروجی در توپولوژی2به1 در محدوده ای 250mV تا 900mVاست. تغییرات جریان بار از 0 تا 40mA می باشد. پرونده مقاله

در این مقاله، طراحی و پیاده سازی رگولاتورهای ولتاژ با افت کم و تغییرات خروجی بسیار کوچک را با استفاده از راهکارهای نوینی به انجام رسانیده ایم. در ساختار مداری رگولاتور، برای اولین بار از دو راهکار تغذیه بدنه و استفاده از مرجع ولتاژ متغیر استفاده شده است. تغذیه اثر بدنه، با هدف افزایش هر چه بیشتر بهره حلقه رگولاسیون و استفاده از مرجع ولتاژ متغیر، با هدف تثبیت بیشتر ولتاژ خروجی و افزایش نسبت حذف منبع تغذیه (PSRR) انجام شده است. از نکات حائز اهمیت دیگر در این مقاله، پیاده سازی تقویت کننده خطا به کمک سه تقویت کننده عملیاتی تک سر و با ورودی p < /em>MOSاست که به افزایش قابل توجه دقت حلقه رگولاسیون می انجامد. مقدار PSRRبدست آمده برابر با 46dB در فرکانس 1KHz است. ولتاژ ورودی می تواند در بین 1.8Vتا 2.5V تغییر کند و ولتاژ خروجی تثبیت شده، برابر با 1.6V است. حداکثر میزان ریپل ولتاژ خروجی برابر با 1mV است که معادل با 0.03% می باشد. بار اهمی خروجی، برابر با 20W و بار خازنی متوسط برابر با 100pFاست. حداکثر جریان خروجی به ازای امپدانس خروجی مورد نظر و ولتاژ افت 0.2V برابر با 80mA است. پرونده مقاله

در این مقاله، یک مبدل آنالوگ به دیجیتال تقریب متوالی تمام تفاضلی با استفاده از الگوریتم جستجوی غیر دودویی تعمیم یافته با دقت 10 بیت و 11 گام مقایسه و نرخ نمونه‌برداری 4.17MS/s ارائه شده است، که این مبدل را برای کاربردهای توان پایین مناسب می‌سازد چرا که این الگوریتم جستجو دیگر نیازی به کالیبراسیون ندارد. در الگورتیم جستجوی غیر دودویی همپوشانی‌هایی بین محدوده‌های جستجو وجود دارد که این امکان را فراهم می‌سازد که خطاهای تصمیم‌گیری بصورت دیجیتالی اصلاح گردد. در این کار به منظور بهبود رفتار خطی ساختار پیشنهادی، یک زیر مبدل دیجیتال به آنالوگ آرایه خازنی با وزن غیردودویی پیاده‌سازی شده است و نیز با انتخاب مناسب خازن‌های غیردودویی آرایه‌ی خازنی سبب افزایش فرکانس نمونه برداری نسبت به مبدل تقریب متوالی متعارف شده‌ایم. ساختار پیشنهادی بر اساس منطق سوییچ‌زنی یکنوا عمل می‌نماید. این روش سوییچ‌زنی، توان مصرفی DAC را به نسبت روش سوییچ زنی متعارف تا حد قابل توجهی کاهش می‌دهد. ساختار پیشنهادی در فن آوری 180nmCMOS طراحی شده است و نتایج شبیه سازی نشان می‌دهد که به ازای ولتاژ تغذیه‌ی1.8V نسبت سیگنال به نویز و اعوجاج (SNDR) 61.35 dB و توان مصرفی 78.14µW و رقم شایستگی (fj/Conver.step) 19.57 بدست می‎‌آید. پرونده مقاله

در این مقاله یک تبدیل سطح ولتاژ مؤثر که قابلیت تبدیل سطوح ولتاژ بسیار پایین ورودی به سطح بالاتر با کاربرد در فرکانس های بالا را دارد، ارائه شده است. به منظور جلوگیری از اتلفات توان استاتیک، در ساختار پیشنهادی از یک منبع جریان استفاده شده و در طی انتقال فقط زمانی که در آن سطح منطق سیگنال ورودی با به سطح منطق خروجی متناظر نمی‌باشد، روشن است. عملکرد ساختار پیشنهادی تحلیل و بررسی شده و نتایج شبیه سازی پیشنهادی در تکنولوژی 0.18um cmos نمایش داده شده است که نشان می‌دهد مدار در فرکانس‌های بالا به خوبی عمل می‌کند و در فرکانس های بالاتر از یک گیگاهرتز با ایجاد تاخیری به اندازه یک دوره تناوب عملکرد بسیار صحیح را ارائه می‌دهد. پرونده مقاله

در این مقاله سعی گردیده ضمن بیان نحوه عملکرد مبدل تقریب متوالی، به بررسی بلوک‌های تشکیل دهنده‌ی این مبدل پرداخته شده‌است و سهم هریک از مدارات در توان مصرفی کل عنوان شدهاست و سعی بر آن بودهاست تا توان مصرفی مبدل کاهش یابد. از آنجا که زیر مبدل دیجیتال به آنالوگ و مقایسه‌گر به ترتیب بیشترین مصرف توان را در این نوع مبدل دارند اکثر طراحان برای کاهش توان مصرفی به این دو قسمت توجه می‌کنند. از بین این دو مدار طراحی زیر مبدل آرایه خازنی اهمیت بیشتری دارد بنابراین یک مبدل تقریب متوالی تمام تفاضلی با روش سوئیچ‌زنی پیشنهادی برای کاهش توان مصرفی زیرمبدل آرایه خازنی ارائه شده‌است. مزیت اصلی این ساختار در نصف بودن مقدار کل خازن مورد نیاز در آن در مقایسه با ساختار تمام تفاضلی دودویی متعارف می‌باشد. در این مبدل، انرژی مصرفی زیر مبدل دیجیتال به آنالوگ نسبت به ساختار متعارف %86 و ساختار یکنوا %24.65 کاهش یافته‌است. به دلیل عملکرد سوئیچ‌زنی مکمل آرایه خازنی نیم مدار بالایی و پایینی، باعث شده تغییرات ولتاژ حالت مشترک ورودی‌های مقایسه‌کننده از گام دوم به بعد ثابت بوده و این ثابت بودن تغییرات ولتاژ حالت مشترک خطینگی مدار مبدل را بهتر می‌کند که از مزایای روش پیشنهادی می‌باشد. همه شبیه سازی‌ها در تکنولوژی 0.18 µm CMOS و با منبع تغذیه 1.8 ولت انجام می‌شود. پرونده مقاله

از آنجایی که اکثر سیستم های رادارِ دهانه مصنوعی فضاپایه در تفکیک تصاویر، دقتی کمتر از یک متر دارند، پردازش بسیار دقیق داده های رادارِ دهانه مصنوعی جهت تولید تصاویری با دقت تفکیک بالا از اهمیت ویژه‌ای برخوردار است. در این مقاله، روش هایی برای مدل سازی و شبیه سازی واقعی سیستم رادار دهانه مصنوعی فضاپایه ارائه شده و همچنین داده‌های خام به دست آمده است. برای شبیه سازی و مدل سازی، مشخصات اصلی سیستم رادارِ دهانه مصنوعی ماهواره واقعی منعکس شده که مربوط به حالت/دینامیک سنسور، مشاهده هدف، الگوهای پرتو آنتن، خطاهای نشانه روی پرتو آنتن و تولید داده های خام است. آنالیزها بر اساس شبیه سازی انجام شده اثر بخشی روش های ارائه شده را نشان داده است. در شبیه سازی، روش ارائه شده خطاهای فازی القا شده توسط خطاهای نشانه روی پرتو آنتن را جبران سازی می کند. نتایج متمرکزسازی داده های خام، مقدار محاسبه شده دقت تفکیک بُرد مایل برابر 89/1 متر و مقادیر میانگین دقت تفکیک بُرد مایل اندازه گیری شده، نسبت لوب بیشینه به لوب کناری (PSLR) و نسبت لوب اصلی به تجمیع لوب های کناری (ISLR) برای فرکانس نرخ بازجویی (IRF) نقطه ای وزن دار نشده در تصویر متمرکز شده به ترتیب، در حدود 94/1 متر، 57/13 دسیبل و 26/10- دسیبل بود. مقدار محاسبه شده دقت تفکیک آزیموت برابر 24/2 متر و مقادیر میانگین دقت تفکیک آزیموت اندازه گیری شده، PSLR و ISLR برای IRFهای هدف نقطه ای وزن دار نشده به ترتیب در حدود 29/2 متر، 57/12- دسیبل و 68/9- دسیبل بود. این نتایج اثر بخشی روش های ارائه شده را نشان می دهند. به عبارت دیگر عملکرد تشکیل تصویر رادارِ دهانه مصنوعی فضاپایه با استفاده از روش ارائه شده برای داده های خام بسیار خوب است، به طوری که تأثیرات مختلف القا شده از سنسور رادارِ دهانه مصنوعی واقعی منعکس می شود. بنابراین این نتایج، روش های پیشنهادی برای تشکیل تصویر رادارِ دهانه مصنوعی فضاپایه را تائید می کند. پرونده مقاله