تفریق¬کننده¬های تک¬بیتی تقریبی مبتنی ¬بر تکنیک GDI با راندمان انرژی بالا و مساحت پایین برای پیاده¬سازی تقسیم¬کننده¬ها

محورهای موضوعی : مهندسی الکترونیک

فاطمه پولادی ¹ , فرشاد پسران ² , نبي اله شیری ³

1 - گروه مهندسی برق، واحد شیراز، دانشگاه آزاد اسلامی، شیراز، ایران
2 - دانشگاه آزاد اسلامی، واحد شیراز
3 - استاد دانشکاه آزاد شیراز-صدرا

تاریخ دریافت : 1402/07/13 تاریخ پذیرش : 1402/09/04 تاریخ انتشار : 1402/09/25

کلید واژه: تفریق¬کننده, تقسیم¬کننده, محاسبات ¬تقریبی, نانو¬لوله¬کربنی,

چکیده مقاله :

در مدارهای دیجیتال با ترانزیستورهای زیاد، انرژی مصرفی بالا همچنان چالش اساسی می¬باشد. تکنیک¬های نوظهور مانند محاسبات تقریبی تا حدودی به حل این چالش کمک کرده¬اند. بر این اساس، سه تفریق¬کننده جدید تک¬بیتی بر مبنای محاسبات¬ تقریبی و تکنیک دروازه ورودی انتشار معرفی می¬شوند. مدارهای پیشنهادی 1 تا 3 ضمن جدول درستی متفاوت با دیگر مدارها، به¬ترتیب 10، 8، و 6 ترانزیستور دارند که باعث کاهش قابل¬توجه توان¬مصرفی می¬شود. نتایج شبیه¬سازی¬ براساس تکنولوژی ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) با طول کانال 32 نانومتری، برتری این مدارها را تایید می¬کند. مدار پیشنهادی 3 بدون استفاده از اینورتر، دارای بهترین عملکرد از نظر مداری می¬باشد. هر چند به¬دلیل وجود 4 خطا در این مدار، نرخ خطای آن در مقایسه با دیگر مدارها بیشتر می¬باشد. بررسی اثرات تغییرات در منبع ولتاژ، fan-out و تغییرات فرایند-ولتاژ-دما گویای برتری مدار پیشنهادی 3 از نظر انرژی¬ تلفاتی می¬باشد. هم¬چنین، با تعبیه مدارهای پیشنهادی در ساختار تقسیم¬کننده 8¬ بیتی، برتری مدار پیشنهادی 3 از¬ نظر معیارهای شایستگی مختلف به مقدار حداقل 50% قابل مشاهده است.

چکیده انگلیسی:

In digital circuits that have a high number of transistors, energy dissipation is still a challenge. New techniques like approximate computing are somehow helpful for challenge solving. Therefore, three new single-bit subtractors are presented based on the approximate computing and gate diffusion input (GDI) technique. Compared to the literature, proposed circuits 1-3 with different truth tables have 10, 8, and 6 transistors, respectively, which causes a significant reduction in power consumption. The simulation results based on the carbon nanotube field effect transistor (CNTFET) technology with a channel length of 32 nm confirmed the superiority of the circuits. The proposed circuit 3 with no inverter has the best circuitry performance. However, due to the presence of 4 errors in this circuit, its error rate is higher compared to other circuits. Examining the effects of changes in the voltage source, the fan-outs, and the process-voltage-temperature (PVT) variations showed a superior energy performance of the proposed circuit 3. Also, by embedding the proposed circuits in the 8-bit divider structure, the superiority of the proposed circuit 3 in terms of various figures of merits was observable by at least 50%.

منابع و مأخذ:

[1] W. Liu, F. Lombardi and M. Shulte, "A Retrospective and Prospective View of Approximate Computing [Point of View}," in Proceedings of the IEEE, vol. 108, no. 3, pp. 394-399, March 2020, doi: 10.1109/JPROC.2020.2975695.
[2] H. Jiang, F. J. H. Santiago, H. Mo, L. Liu and J. Han, "Approximate Arithmetic Circuits: A Survey, Characterization, and Recent Applications," in Proceedings of the IEEE, vol. 108, no. 12, pp. 2108-2135, 2020, doi: 10.1109/JPROC.2020.3006451.
[3] A. Sadeghi, R. Ghasemi, H. Ghasemian and N. Shiri, "High Efficient GDI-CNTFET-Based Approximate Full Adder for Next-Generation of Computer Architectures," in IEEE Embedded Systems Letters,vol. 15, no. 1,pp: 33-36. Jul. 2022, doi: 10.1109/LES.2022.3192530.
[4] M. Rafiee, Y. Sadeghi, N. Shiri, A. Sadeghi, , "An approximate CNTFET 4:2 compressor based on gate
diffusion input and dynamic threshold". Electron. Lett.vol. no. 17, pp.650-652. Aug 2021. doi: 10.1049/ell2.12221.
[5] Gorantla, A., Deepa, P. "Design of Approximate Subtractors and Dividers for Error Tolerant Image Processing Applications". J Electron Test 35 vol. no. 6 , pp:901–907 (2019). doi.org/10.1007/s10836-019-05837-5.
[6] L. Chen, J. Han, W. Liu and F. Lombardi, "On the Design of Approximate Restoring Dividers for Error-Tolerant Applications," in IEEE Transactions on Computers, vol. 65, no. 8, pp. 2522-2533, 1 Aug. 2016, doi: 10.1109/TC.2015.2494005.
[7] Bahrami F, Shiri N, Pesaran F. "A New Approximate Sum of Absolute Differences Unit for Bioimages Processing". IEEE Embedded Systems Letters. vol. Feb 2023. doi: 10.1109/LES.2023.3245020.
[8] O. Akbari, M. Kamal, A. Afzali-Kusha and M. Pedram, "Dual-Quality 4:2 Compressors for Utilizing in Dynamic Accuracy Configurable Multipliers," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 25, no. 4, pp. 1352-1361, April 2017, doi: 10.1109/TVLSI.2016.2643003.
[9] A. G. M. Strollo, E. Napoli, D. De Caro, N. Petra and G. D. Meo, "Comparison and Extension of Approximate 4-2 Compressors for Low-Power Approximate Multipliers," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 9, pp. 3021-3034, Sept. 2020, doi: 10.1109/TCSI.2020.2988353.
[10] R. Ferreira, M. Leme, M. Corrêa, L. Agostini, C. Diniz and B. Zatt, "Approximate Subtractor Operator for Low-Power Video Coding Hardware Accelerators," in IEEE International Conference on Electronics, Circuits and Systems (ICECS), vol.pp. 426-429, Nov 272019 doi: 10.1109/ICECS46596. 8964783.
[11] L. Chen, J. Han, W. Liu and F. Lombardi, "On the Design of Approximate Restoring Dividers for Error-Tolerant Applications," in IEEE Transactions on Computers, vol. 65, no. 8, pp. 2522-2533, 1 Aug. 2016, doi: 10.1109/TC.2015.2494005.
[12] K. Manikantta Reddy, M. H. Vasantha, Y. B. Nithin Kumar and D. Dwivedi, "Design of Approximate Dividers for Error Tolerant Applications," IEEE 61st International Midwest Symposium on Circuits and Systems (MWSCAS), vol. pp. 496-499, Aug 2018 doi: 10.1109/MWSCAS.2018.8623909.
[13] R. Ferreira, M. Leme, M. Corrêa, L. Agostini, C. Diniz and B. Zatt, "Approximate Subtractor Operator for Low-Power Video Coding Hardware Accelerators," IEEE International Conference on Electronics, Circuits and Systems (ICECS), vol. pp. 426-429 Nov 27.2019, doi: 10.1109/ICECS46596.2019.8964783.
[14] K. V. Krishnan, A. Satish, P. r. Krishnan,"Design of energy efficient approximate subtractors and restoring dividers for error tolerant applications",Microelectronics Journal,Vol.pp:1;131:105668,Jan 2023 doi.org/10.1016/j.mejo.2022.105668.
[15] M. Mirzaei and S. Mohammadi, "Low-power and variation-aware approximate arithmetic units for image processing applications," AEU Int. J. Electron. Commun., vol.pp: 1;138:153825.Aug 2021. doi.org/10.1016/j.aeue.
[16] M. Mirzaei and S. Mohammadi,"Process variation-aware approximate full adders for imprecision-tolerant applications," Comput. Electr. Eng. vol. 1;87:106761. Oct 2020.doi.org/1016/j.compelceng.
[17] A. Sadeghi, N. Shiri, and M. Rafiee, “High-efficient, ultra-low-power and high-speed 4:2 compressor with a new full adder cell for bioelectronics applications,” Circuits Syst. Signal Process., vol. 39, pp. 6247–6275, Jun. 2020. doi.org/10.1007/s00034-020-01459-x.
[18] F. Pooladi, F. Pesaran, N. Shiri," Efficient GDI-based approximate subtractors for change detection in bio-image processing applications". Microelectronics Journal. Vol. 135. 105757.2023.
doi.org/10.1016/j.mejo.2023.105757
[19] F. Sabetzadeh, M. H. Moaiyeri and M. Ahmadinejad, "A Majority-Based Imprecise Multiplier for Ultra-Efficient Approximate Image Multiplication," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 66, no. 11, pp. 4200-4208, 2019. doi.org/10.1109/tcsl.

متن کامل:



تفریق­کننده­های تک­بیتی تقریبی مبتنی ­بر تکنیک GDI با راندمان انرژی بالا و مساحت پایین برای پیاده­سازی تقسیم­کننده­ها

فاطمه پولادی1، فرشاد پسران2*، نبی اله شیری3

1-گروه مهندسی برق، واحد شیراز، دانشگاه آزاد اسلامی، شیراز، ایران

[e-mail]

2-گروه مهندسی برق، واحد شیراز، دانشگاه آزاد اسلامی، شیراز، ایران

[e-mail]

3-گروه مهندسی برق، واحد شیراز، دانشگاه آزاد اسلامی، شیراز، ایران

[e-mail]

چکیده: در مدارهای دیجیتال با ترانزیستورهای زیاد، انرژی مصرفی بالا همچنان چالش اساسی می­باشد. تکنیک­های نوظهور مانند محاسبات تقریبی تا حدودی به حل این چالش کمک کرده­اند. بر این اساس، سه تفریق­کننده جدید تک­بیتی بر مبنای محاسبات­ تقریبی و تکنیک دروازه ورودی انتشار معرفی می­شوند. مدارهای پیشنهادی 1 تا 3 ضمن جدول درستی متفاوت با دیگر مدارها، به­ترتیب 10، 8، و 6 ترانزیستور دارند که باعث کاهش قابل­توجه توان­مصرفی می­شود. نتایج شبیه­سازی­ براساس تکنولوژی ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) با طول کانال 32 نانومتری، برتری این مدارها را تایید می­کند. مدار پیشنهادی 3 بدون استفاده از اینورتر، دارای بهترین عملکرد از نظر مداری می­باشد. هر چند به­دلیل وجود 4 خطا در این مدار، نرخ خطای آن در مقایسه با دیگر مدارها بیشتر می­باشد. بررسی اثرات تغییرات در منبع ولتاژ، fan-out و تغییرات فرایند-ولتاژ-دما گویای برتری مدار پیشنهادی 3 از نظر انرژی­ تلفاتی می­باشد. هم­چنین، با تعبیه مدارهای پیشنهادی در ساختار تقسیم­کننده 8­ بیتی، برتری مدار پیشنهادی 3 از­ نظر معیارهای شایستگی مختلف به مقدار حداقل 50% قابل مشاهده است.

واژه های کلیدی: تفریق­کننده، تقسیم­کننده، محاسبات ­تقریبی، نانو­لوله­کربنی

Highly Energy-Efficient and Small-Area Single-Bit Approximate GDI-Based Subtractor for Dividers' Implementation

Fatemeh Pooladi1, Farshad Pesaran2*, Nabiollah Shiri 3

[e-mail]

1Department of Electrical Engineering, Shiraz Branch, Islamic Azad University, Shiraz, Iran

[e-mail]

2 Department of Electrical Engineering, Shiraz Branch, Islamic Azad University, Shiraz, Iran

[e-mail]

3 Department of Electrical Engineering, Shiraz Branch, Islamic Azad University, Shiraz, Iran

Abstract:

In digital circuits that have a high number of transistors, energy dissipation is still a challenge. New techniques like approximate computing are somehow helpful for challenge solving. Therefore, three new single-bit subtractors are presented based on the approximate computing and gate diffusion input (GDI) technique. Compared to the literature, proposed circuits 1-3 with different truth tables have 10, 8, and 6 transistors, respectively, which causes a significant reduction in power consumption. The simulation results based on the carbon nanotube field effect transistor (CNTFET) technology with a channel length of 32 nm confirmed the superiority of the circuits. The proposed circuit 3 with no inverter has the best circuitry performance. However, due to the presence of 4 errors in this circuit, its error rate is higher compared to other circuits. Examining the effects of changes in the voltage source, the fan-outs, and the process-voltage-temperature (PVT) variations showed a superior energy performance of the proposed circuit 3. Also, by embedding the proposed circuits in the 8-bit divider structure, the superiority of the proposed circuit 3 in terms of various figures of merits was observable by at least 50%.

 Keywords: Subtractor, divider, approximate calculations, carbon nanotube.

DOI:		نوع مقاله: پژوهشی
تاریخ چاپ مقاله 25/09/1402	تاریخ پذیرش مقاله:  4/09/1402	تاریخ ارسال مقاله: 13/07/1402

 

1-       مقدمه

در طول دهه­های گذشته، مدارهای دیجیتال شاهد پیشرفت­های قابل توجهی بوده­اند که چشم­انداز الکترونیک و محاسبات را تغییر داده­اند. یکی از مهم­ترین گام­ها در کوچک­سازی ترانزیستورها¹ کاهش طول کانال² بوده است. قانون مور³ که پیش‌بینی می­کرد تعداد ترانزیستورهای روی یک ریزتراشه تقریباً هر دو سال دوبرابر می‌شود، البته با برخی چالش‌ها هم­چنان صادق است. با کاهش طول کانال، ترانزیستورها کوچکتر­شده و انرژی­کارآمدتر شده­است که به بهبود مصرف انرژی در دستگاه­های الکترونیکی کمک می­کند ]1[. این کاهش اندازه ترانزیستور راه را برای مدارهای دیجیتال کارآمدتر هموار کرده است. ترانزیستورهای کوچک­تر به­معنای انرژی کمتر برای روشن و خاموش­کردن آنها است که منجر به کاهش مصرف انرژی در مدارهای مجتمع می­شود. این امر به­ویژه در دنیایی که به­طور فزاینده‌ای به­هم متصل می‌شوند، که در آن دستگاه‌های قابل­حمل به عمر باتری طولانی‌تری و مراکز داده به سرورهای با­ انرژی کارآمدتری برای مدیریت حجم روبه­رشد داده‌ها نیاز دارند، بسیارمهم است. پیگیری بی‌وقفه کوچک‌سازی به مدارهای دیجیتالی این امکان را داده است که به­ستون فقرات فناوری مدرن تبدیل شوند و همه­چیز از تلفن‌های هوشمند گرفته تا ابررایانه‌ها را تامین کنند و در عین حال بهره‌وری انرژی را حفظ یا حتی بهبود بخشند ]4-2[. فراتر از قانون مور و مقیاس­بندی ترانزیستور، فناوری­های جدیدی برای افزایش کارایی مدارهای دیجیتال در مقایسه با فناوری­های مرسوم، یعنی MOSFETs⁴ پدید آمده­اند ]5[. نوآوری­هایی مانند CNTFET⁵ و مواد­ پیشرفته نقشی اساسی در کاهش جریان­های نشتی⁶ و افزایش عملکرد کلی ایفا کرده­اند ]6[. این پیشرفت­ها نه­تنها قدرت پردازش را بهبود بخشیده است، بلکه در کاربردهایی مانند پردازش­تصویر و پردازش­سیگنال نیز مفید بوده است.

مدارهای محاسباتی⁷، به‌ویژه تفریق‌کننده‌ها و تقسیم‌کننده‌ها، به­دلیل توانایی آن‌ها در انجام کارآمد عملیات‌های ریاضی، نقش مهمی در زمینه‌های مختلف بازی می­کنند. تفریق­کننده­ها⁸ برای محاسبه تفاوت بین دو ­عدد ضروری هستند، در­حالی که تقسیم­کننده­ها⁹ برای انجام عملیات تقسیم استفاده می­شوند که کاربردهای گسترده­ای در حوزه­های مختلف دارند. رابطه بین تفریق­کننده­ها و تقسیم­کننده­ها در توانایی ترکیبی آنها برای انجام کارهای پیچیده نهفته است، جایی که تفریق، اغلب یک مرحله اساسی در فرآیند تقسیم است. در حوزه پردازش­تصویر، مدارهای ­حسابی، از جمله تفریق­کننده­ها و تقسیم­کننده­ها، ابزار ارزشمندی برای کارهایی مانند تشخیص تفاوت و بهبود تصویر هستند. تفریق­کننده­ها برای محاسبه تفاوت پیکسل به پیکسل بین دو تصویر یا فریم استفاده می­شوند که امکان تشخیص تغییرات، حرکات یا ناهنجاری­ها در نظارت تصویری، ردیابی اشیاء و تصویربرداری پزشکی را فراهم می­کنند. مدارهای کنونی در این رابطه دارای مصرف انرژی بالایی می­باشند، هر­چند که از پیشرفت­های گفته شده بهره می­برند اما باز هم این چالش برای محققان وجود دارد. بنابراین، می­توان برای غلبه بر ­این مشکلات به استفاده از مکانیزم­های طراحی مختلف روی آورد که در این مورد دو راهکار اساسی می­تواند استفاده از تکنیک طراحی ترانزیستوری مانند دروازه ورودی انتشار¹⁰ (GDI) ]7[ و روش طراحی مانند محاسبات تقریبی¹¹ (AC) ]8[ برای دستیابی به مصالحه­های¹² مطلوب باشند.

محاسبات­تقریبی به­یک روش محاسباتی اشاره دارد که سرعت و کارایی را بر ­دقت در برنامه­های خاص¹³ اولویت می­دهد. در مدارهای محاسباتی مبتنی ­بر محاسبات­تقریبی، تاکید ­بر انجام محاسبات با درجه­ای از عدم­دقت یا تقریب برای دستیابی به نتایج سریعتر یا کاهش مصرف انرژی است. این رویکرد به‌ویژه در روش‌هایی که دقت بالایی ضروری نیست، مرتبط است و درجاتی از خطا یا عدم­ دقت را می‌توان بدون عواقب قابل توجهی تحمل کرد. هدف مدارهای­محاسباتی مبتنی­بر محاسبات­تقریبی ایجاد تعادل بین دقت محاسباتی و کارایی منابع است ]9[. مصالحه­های معمول مرتبط با مدارهای­محاسباتی مبتنی­بر محاسبات­تقریبی عبارت از کاهش دقت به­ازای بهبود سرعت، و توان مصرفی¹⁴ است. هم­چنین، مدارهای تقریبی اغلب به­منابع کمتری از نقطه­نظر سخت­افزاری نیاز دارند و می­تواند منجر به صرفه­جویی در هزینه در طراحی و ساخت شود. مدارهای محاسباتی مبتنی­بر محاسبات تقریبی به­دلایل مختلفی برای کاربردهای مقاوم در­برابر خطا مناسب می­باشند. برخی از برنامه‌ها، مانند پردازش چندرسانه‌ای¹⁵ و فشرده‌سازی تصویر و صدا، می‌توانند سطح مشخصی از خطا را بدون تأثیر قابل­توجهی بر کیفیت یا سودمندی نتیجه نهایی تحمل کنند. در چنین مواردی، محاسبات تقریبی می­تواند سرعت و کارایی را بدون به­خطر انداختن عملکرد کلی برنامه ارائه دهد.

تکنیک GDI یک روش طراحی مدار دیجیتال تخصصی است که قابلیت­های منحصر به­فردی را در ساده­سازی و بهینه­سازی توابع منطقی ارائه می­دهد. در GDI، یک مدار با استفاده از حداقل مجموعه­ای از گیت­ها ساخته می­شود و اساساً مبتنی­بر مفهوم انتشار سیگنال از طریق شبکه­ای از ترانزیستورها است. قابلیت­های اصلی GDI به شرح زیر است: GDI می­تواند تعداد ترانزیستو­رها را کاهش دهد زیرا تنها به دو ترانزیستور برای گیت­های منطقی مختلف نیاز دارد که می­تواند منجر به بهبود بهره­وری انرژی، سرعت بالاتر و قابلیت سفارشی­سازی شود ]10[. این قابلیت‌های ذاتی تکنیک‌ GDI، آن را به‌­ویژه برای طراحی مدارهای محاسباتی مبتنی­بر محاسبات تقریبی از چندین جهت مناسب می‌سازد، اما مهم‌تر از همه زمانی که مفاهیم محاسباتی تقریبی و فناوری نوظهوری مانند CNTFET ادغام می‌شوند این بهره­وری افزایش چشم­گیری خواهد داشت ]10[.

در این مورد، سهم این مقاله، معرفی سه مدار تفریق­کننده جدید با اتکا به تکنیک GDI است. این مدارها نه­تنها با مصرف بسیار­کم مساحت­شان معرفی می‌شوند، بلکه معادلات بولی¹⁶ متمایز را در مقایسه با طرح‌های پیشرفته نشان می‌دهند؛ که نشان‌دهنده مشارکت منحصربه‌فرد آنها در مدارهای دیجیتال است. این مدارها که با تمرکز خاص بر­روی ادغام در سیستم‌های محاسباتی­تقریبی طراحی شده‌اند، با دقت ایجاد شده‌اند تا ضمن بهینه‌سازی عملکرد، از نرخ پایین خطا اطمینان حاصل کنند. علاوه­بر این، این طرح‌های نوآورانه با تکنولوژی CNTFET‌ مبتنی­بر طول کانال 32 نانومتری ادغام شده‌اند و کارایی انرژی و عملکرد کلی آنها را افزایش می‌دهند. دو مورد از مدارهای پیشنهادی که به‌عنوان مدار پیشنهادی 1 و مدار پیشنهادی 2 نامیده می‌شوند، به­ترتیب با 4 و 3 خطای ذاتی طراحی شده‌اند، در همین حال، مدار سوم، که به­عنوان مدار پیشنهادی 3 و ادغامی از دو مدار قبل می­باشد چهار خطای عمدی را شامل می‌شود که عملکرد محاسباتی آن را بیشتر افزایش می‌دهد. به­عنوان بخشی از ارزیابی دقیق، این مدارهای جدید تحت تجزیه­و­تحلیل مقایسه­ای گسترده در برابر طرح­های مرجع موجود ]13-10[ قرار می­گیرند که اکثرا بر ­اساس تکنیک CMOS طراحی و پیاده­سازی شده­اند و از معایبی هم­چون سطح­ مصرفی بالا، توان تلفاتی زیاد و سرعت پایین رنج می­برند، که امکان ارزیابی جامع از نظر کارایی، تحمل خطا، و تناسب کلی آنها را برای حوزه رو به رشد محاسبات تقریبی فراهم می­کند.

بخش­بندی این مقاله به شرح زیر تنظیم شده است. در بخش 2، سلول‌های پیشنهادی معرفی می­شوند. هم­چنین در این بخش به­معرفی ساختارهای مختلف تقسیم‌کننده مورد نظر برای تعبیه مدارهای پیشنهادی در آنها پرداخته می­شود. بخش 3 اطلاعات کامل را در رابطه با نتایج شبیه­سازی ارائه می­دهد. در ­نهایت، مقاله در بخش 4 نتیجه­گیری می­شود. 

2-       مدارهای پیشنهادی براساس GDI

سلول تفریق­کننده یک مدار منطقی دیجیتالی است که برای انجام عملیات تفریق بین دو عدد باینری طراحی می­شود. از نظر ورودی و خروجی، یک سلول تفریق­کننده معمولاً دو ورودی اصلی دارد، دو ورودی X و Y به­عنوان ورودی­های اصلی مدار و و ورودی Bin به­عنوان رقم نقلی ورودی که دو خروجی تفاوت¹⁷ و قرض¹⁸ که به­ترتیب برابر با حاصل تفاضل و خروجی قرض می­باشند. وظیفه اصلی سلول تفریق­کننده این­است که خروجی تفریق صحیح را ایجاد کند در­حالی که به­طور مناسب شرایط قرضی را که ممکن است در طول فرآیند تفریق ایجاد شود، مدیریت کند. تاکنون مدارهای متعددی در زمینه طراحی مدارهای تفریق­کننده تقریبی ارائه شده­اند که جدول (1) روابط بولن آنها را نمایش می­دهد.

         بر­این اساس می­توان مشاهده کرد که هر کدام از این مدارها دارای ویژگی­های خاصی می­باشند. به­طور مثال در برخی از آنها خروجی تفاوت برابر با دیگر خروجی موجود می­باشد. می­توان دریافت که آزادی عمل در طراحی مدارهای تقریبی زیاد است. با این­حال، بایستی جدول­درستی هر کدام از این مدارها را نمایش داد تا به­نحوه تولید خروجی در آنها دست پیدا کرد. براین اساس ابتدا مدارهای پیشنهادی معرفی می­شوند.

در ­این قسمت بلاک­دیاگرام مدارهای پیشنهادی در شکل (1) نمایش داده شده است. مدار پیشنهادی 1 در شکل (1-الف) نمایش داده شده است. همان­گونه که از ساختار گیتی آن مشخص است این مدار 

جدول (1). مقایسه تفریق کننده های تقریبی

Name	Difference (D)	Borrow (Bout)
AXSC1 [11
AXSC2 [11]
AXSC3 [11]
AXS1 [12]
AXS2 [12]
AXS3 [12]
Apps [13]
SAPSC1[14]
SAPSC2[14]
SAPSC3[14]
SAPSC4[14]
SAPSC5[14]
SAPSC6[14]

دارای 3 گیت است که گیت OR برای تولید خروجی Bout و دو گیت XOR برای تولید D استفاده شده است. بنابراین رابطه بولن این مدار برابر با (1) است. در این مدار خروجی Bout با جمع دو ورودی Y و Bin بدست می­آید که منجر به تولید 4 خطا از هشت حالت در این خروجی می­شود. این خطاها زمانی اتفاق می­افتد که ورودی­ها در حالت­های XYBin =011، XYBin =100 ، XYBin =101 و XYBin =110 می­باشند. به­دلیل استفاده از یک ساختار مرسوم در تولید خروجی D، یعنی استفاده از دو گیت XOR به­صورت زنجیره ای، 2 خطا در این خروجی وجود دارد. دلیل اصلی درنظرگیری خروجی D با تعدادخطای کم­اهمیت این خروجی در تولید سیگنال­های با­ارزش­ترین بیت¹⁹ (MSB) و کم­ارزش­ترین بیت²⁰ (LSB) می­باشد. خروجی Bout به­عنوان یک خروجی متصل به گیت­های بعدی در ساختارهای زنجیره­ای از اهمیت کمتری ازنظر دقت برخوردار است. یکی از مهم­ترین معایب این مدار می­تواند استفاده از گیت XOR مبتنی­بر تکنیک GDI باشد زیرا این گیت به 4 ترانزیستور نیاز دارد. بنابراین تعداد ترانزیستورهای این مدار برابر با 10 عدد است. در مقابل شکل (1-ب)، مدار پیشنهادی 2 را نمایش می­دهد که در ساختار آن از دو گیت OR در طبقه نهایی مدار برای تولید خروجی­ها، و دو گیت F2-GDI در طبقه ابتدایی مدار استفاده شده است. گیت F2 یکی از ویژگی­های مهم تکنیک GDI می­باشد که به نوعی یک گیت OR محسوب می شود با ­این تفاوت که در این حالت یکی از ورودی­ها به­طور داخلی و ذاتی معکوس­سازی می­شود. این ویژگی نیاز به استفاده از اینورتر را از بین می­برد (بر خلاف مدار شماره 1 که به­دلیل استفاده از XOR دو اینورتر در ورودی های خود نیاز داشت). بنابراین، تعداد ترانزیستور در مدار شماره 2 کاهش می­یابد و به عدد 8 می­رسد. رابطه بولن این مدار برابر با (2) است. در این حالت در تولید خروجی D ورودی معکوس شده Y، و برای خروجی Bout ورودی معکوس شده X است. با این تفاسیر، این مدار دارای سه خطا در خروجی خود است. هر دو خروجی دارای خطا هستند، اما این خطاها در الگوی ورودی همانند اتفاق می­افتد. در این مدار زمانی که XYBin=000، XYBin=101 و XYBin=110 می­باشند خطا حاصل می­شود. در­نهایت، با استفاده از یک ترکیب قابل­توجه از مدار شکل (1-الف)، و بهره­گیری از ویژگی­های گیت F2، مدار پیشنهادی 3 مطابق با شکل (1-ج) ارائه و پیشنهاد شده است. خروجی Bout در این مدار برابر با خروجی Bout مدار شماره 1 است. در­مقابل خروجی D در این مدار با تعویض دو گیت XOR سری شده در مدار 1 با دو گیت F2 سری تولید می­شود. این مدار دارای پیچیدگی کمتری نسبت به دو مدار قبل دارد بنابراین، از 6 ترانزیستور در بدنه خود بدون استفاده از اینورتر بهره می­برد. رابطه بولن این مدار برابر با (3) است که دارای 4 خطا در جدول درستی خود زمانی که وروردی XYBin=000، XYBin=011، XYBin=101 و XYBin=110 است.

        شکل (2) شماتیک ترانزیستوری سه مدار پیشنهادی را نشان می­دهد که به­ترتیب مربوط به مدار 1 تا 3 می­باشند. با­توجه به شماتیک ترانزیستوری این سه مدار می­توان مهمترین مزایای آنها را به­تعداد کم ترانزیستور در آنها نسبت داد. این ویژگی منجر به کاهش تعداد گره­های داخلی این مدارها می­شود که به­طور قابل­توجهی بر­روی مجموع خازن­های داخلی و خارجی و بار تاثیر­گذار است. در مجموع این خاصیت منجر به کاهش توان مصرفی و انرژی تلفاتی در آنها می­شود. هم­چنین، یکی دیگر از ویژگی­های مهم مدارهای پیشنهادی 2 و 3 می­توان به عدم استفاده از اینورتر در آنها اشاره کرد. به­همین دلیل می­توان انتظار داشت که توان نشتی، دینامیکی و استاتیکی بسیار پایینی در این دو مدار مشاهده شود. دلیل این اتفاق می­تواند عدم وجود مسیر مستقیم از منبع ولتاژ به زمین ذکر شود.

        پس از بررسی شماتیک مدارهای پیشنهادی به مقایسه مدارها از نظر تولید خطا و جدول­درستی با دیگر مدارها پرداخته می شود. بر­این اساس جدول (2) تهیه شده است. همان­گونه که قابل­ مشاهده است، اکثر مدارهای رفرنس یا به اندازه برابر یا کمتر از مدارهای پیشنهادی در ساختار خودخطا دارند بنابراین از دقت بالاتری برخوردار خواهند بود.

 

(الف)

 

(ب)

 

(ج)

شکل (1). بلاک دیاگرام گیتی مدارهای پیشنهادی

الف) مدار پیشنهادی 1 ب) مدار پیشنهادی 2 و ج) مدار پیشنهادی 3

 

 

(1)
(2)
(3)

(الف) (ب) (ج) شکل (2). شماتیک ترانزیستوری مدارهای پیشنهادی الف) مدار پیشنهادی 1 ب) مدار پیشنهادی 2 ج) مدار پیشنهادی 3

اما این دقت بالاتر در این مدارها، منجر به افزایش سطح­ مصرفی در آنها در­ مقایسه با مدارهای پیشنهادی می­شود. از­این­رو، می­توان گفت مدارهای پیشنهادی بر­اساس مصالحه از دست دادن دقت به­ازای کاهش سطح مصرفی و انرژی تلفاتی طراحی شده­اند و می­توان در کاربردهای مختلف از آنها استفاده کرد. به­طور­کلی، مدارهای تقریبی محاسباتی با مقدار 50% خطا باز هم این قابلیت را دارند تا در ساختارهای مختلف مانند پردازش تصاویر دیجیتال مورد استفاده قرار گیرند. به­منظور بررسی نرخ خطا می­توان از روابط مرسوم معرفی شده (4) تا (6) استفاده کرد که به­ترتیب برابر با نرخ خطا²¹، میانگین فاصله خطای نرمال شده²² و میانگین فاصله خطای نسبی²³ می­باشند ]16-15[.

که در آن n تعداد حالت­های جدول درستی مدار است. هم­چنین، حداکثر خروجی دقیق ، بزرگترین عدد صحیح تولید شده توسط هر مدار است. در بین این پارامترها مهم­ترین پارامتر NMED  است که می­تواند عملکرد مدار را به خوبی نشان دهد.

در ادامه به درک عملی تفریق­کننده­های تقریبی در یک تقسیم­کننده بدون­ علامت 8 تا 4 می­پردازیم. تقسیم‌کننده انتخاب‌شده برای این برنامه، یک مدار است که برای انجام تقسیم عدد صحیح بدون علامت در محدوده X [7:0]، Y [3:0]، Q [3:0] و R [3:0] طراحی شده است ]6[.

 

---

[1]  Scaling

[2]  Channel length

[3]  Moore Law

[4]  metal-oxide-semiconductor field-effect transistor

[5]  Carbon nanotube field-effect transistor (CNTFET)

[6]  Leakage current

[7]  Arithmetic circuits

[8]  Subtractors

[9]  Dividers

[10]  Gate Diffusion Input (GDI)

[11]  Approximate computing (AC)

[12]  Trade-offs

[13]  Specific applications

[14]  Power consumption

[15]  Multimedia 

[16]  Boolean equations

[17]  Difference

[18]  Borrow 

[19]  Most Significant Bit (MSB)

[20]  Least Significant Bit (LSB)

[21]  Error rate (ER)

[22]  Normalized Mean Error Distance (NMED)

[23]  Mean Relative Error Distance (MRED)

 

جدول (2). جدول ­درستی مدارهای پیشنهادی در مقایسه با دیگر مدارها

(4)
(5)
(6)

	EXACT	AXSC1	AXSC2	AXSC3	ICS1	ICS2	ICS3	Apps	AXS1	AXS2	AXS3	SAPSC3	SAPSC4	Proposed 1	Proposed 2	Proposed 3
XYBin	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	BoutDiff	Bout Diff	Bout Diff	Bout Diff
000	00	00	00	00	11	00	00	00	00	00	11	11	00	00	11	01
001	11	11	11	11	11	11	11	10	00	11	11	11	01	11	11	11
010	11	11	11	11	11	11	11	11	11	00	11	11	11	11	11	11
011	10	11	00	11	10	10	10	11	10	10	10	11	10	11	10	11
100	01	01	11	00	01	01	01	01	01	01	01	00	01	00	01	01
101	00	01	00	00	00	01	11	01	00	11	00	00	01	10	11	11
110	00	00	00	00	00	11	00	00	11	00	00	00	11	10	11	10
111	11	11	11	11	11	11	11	10	11	11	00	11	11	11	11	11
ER	-----	0.25	0.25	0.25	.125	.125	.125	0.5	0.25	0.25	0.25	0.375	0.375	0.375	0.375	0.5
NMED	-----	0.0833	0.0833	0.0833	0.0416	0.0416	0.0416	0.1666	0.0833	0.0833	0.0833	0.125	0.125	0.125	0.125	0.166
MRED	-----	0.1875	0.375	0.1875	0.375	0.375	0.375	0.2708	0.25	0.25	0.25	0.3125	0.3333	0.4375	0.375	0.4375

 

 

 

شکل (3). ساختارهای تقسیم کننده مورد استفاده

 

ساختار به­کار گرفته شده در اینجا مطابق با شکل (3) است، که در آن از گیت­های منطقی مختلف، از جمله سلول تقسیم­کننده دقیق بازیابی و F2-GDI استفاده شده است. دو مورد اصلی این ساختار را از نمونه­های قبلی متمایز می­کند: استفاده از تکنیک ورودی انتشار دروازه و جایگزینی CMOS-NOR با گیت F2-GDI. گیت F2-GDI به دلیل ظرفیت آن در حذف تعداد قابل توجهی از اینورترها با استفاده از ویژگی­های ذاتی اینورترهای داخلی آن قابل توجه است. علاوه­بر این، برای پیاده‌سازی تقسیم‌کننده تقریبی، از یک روش نمودار چهار­نقطه‌ای استفاده می‌کنیم، که شامل جایگزینی عمودی، جایگزینی افقی، جایگزینی مربع و جایگزینی های مثلث است. به­جای نقاط سیاه معمولی، از سلول­های AXDCR متشکل از تفریق­کننده­های تقریبی استفاده می­کنیم. این انتخاب با­هدف بهینه­سازی عملکرد مدارهای پیشنهادی انجام شده است.

3- شرایط و نتایج شبیه­سازی 

به­منظور انجام شبیه­سازی­ها، در ­این مقاله از تکنولوژی CNTFET با طول کانال 32 نانومتری و نرم­افزار HSPICE استفاده شده است. همچنین، مقادیر پارامترهای مداری مانند توان­مصرفی، تاخیر و انرژی مصرفی، یعنی حاصل­ضرب توان در تاخیر¹، محاسبه و گزارش شده است. به­منظور محاسبه توان مصرفی، کد­های HSPICE مورد استفاده قرار گرفته است ]17[، که توان­ مصرفی میانگین، توان پویا²، را در یک دوره تناوب نشان می­دهد. هم­چنین، به­منظور محاسبه تاخیر تمامی حالت­های ممکن مطابق با جدول­درستی به مدار­های پیشنهادی اعمال شده است و تاخیر ورودی­ها تا خروجی­ها را برای تمامی مسیر­ها گزارش می­کند. در­نهایت بدترین مقدار تاخیر به­عنوان تاخیر بحرانی مدار گزارش شده است. همان­گونه که گفته شد انرژی­ مصرفی مدارهای پیشنهادی و دیگر مدارها بر­اساس حاصل­ضرب توان در تاخیر محاسبه شده است. یکی­از مهم­ترین پارامترهای مدارهای تقریبی سطح مصرفی آنهاست. از­این­رو یک معیار شایستگی دیگر برابر با با رابطه زیر استفاده شده است.

شبیه­سازی­های گسترده­ای در این مقاله انجام شده است تا بتوان به­بررسی دقیق­تر عملکرد مدارهای پیشنهادی و دیگر مدارها دست پیدا کرد. در ­این بین، تغییرات منبع­ تغذیه (VDD) به­دلایل مختلف در مدارهای تقریبی دیجیتال یک ملاحظه حیاتی است. از جمله تاثیرات و بررسی­هایی که در این زمینه بایستی صورت گیرد تأثیر آن بر دقت تولید سیگنال­های خروجی تحت مقادیر مختلف ولتاژ می­باشد تا به برآوردی دقیق از بهره­وری انرژی³، تاخیر و عملکرد⁴ و استحکام و قابلیت اطمینان⁵ این مدارها دست پیدا کرد. بر این اساس، مطابق ­با جدول (3) و نتایج به دست آمده می­توان مشاهده کرده که کمترین توان مصرفی به­ازای سه مقدار ولتاژ در­نظر گرفته شده متعلق به مدار پیشنهادی 3 می­باشد. این نتایج در حالی می­باشد که اختلاف مدار پیشنهادی 3 از نظر توان مصرفی با دیگر مدارها مقدار قابل­توجهی می­باشد. به­طور مثال، اختلاف مدار پیشنهادی 3 با AXSC2 از نظر توان مصرفی در 0.6V ولت برابر با 74.5% می­باشد. هرچند که دو مدار پیشنهادی دیگر درمقایسه با مدار پیشنهادی 3 از نظر توان در شرایط مطلوبی قرار ندارند. با این­حال، از نظر PDP در ولتاژ پایین 0.6V این مدار شماره 2 می­باشد که بهترین مقدار را دارد. بنابراین می­توان مدار شماره 2 را گزینه­ای مناسب برای کاربردهای با ولتاژ پایین مناسب در­نظر گرفت. به­ازای ولتاژ های 0.9V و 1.2V بهترین مقدار توان و متعاقبا PDP متعلق به مدار شماره 3 می­باشد. بر­اساس نتایج بدست آمده می­توان دریافت که مدار شماره 3 دارای بهترین عملکرد نسبت به تغییرات ولتاژ را به خود اختصاص داده است و می­تواند در کاربردهای مختلف مورد استفاده قرار گیرد.

بررسی اثر تغییرات ولتاژ به­تنهایی نمی­تواند گزینه­ای جامع برای بررسی مدارها در­نظر گرفته شود. از­این­رو، یکی دیگر از موضوعات بسیار مهم در بررسی مدارهای دیجیتال، بررسی پارامترهای فرآیند ولتاژ-دما⁶ به­طور همزمان است. بدین منظور، از روش مونت­کارلو به­منظور بررسی دقیق این پارامترها استفاده شده است. تعداد تکرار⁷ شبیه­سازی در این بررسی برابر با 100 در نظر گرفته شده است. همچنین، برای پارامتر فرآیند مقادیر تعداد تیوپ با بازه 20±10، پیچ⁸ (فاصله بین تیوپ ها) برابر با 16nm±12nm، در­نظر گرفته شده است. برای ولتاژ و دما نیز به­ترتیب بازه های 1.2V±0.4V، و 50°C±50° در این شبیه سازی اعمال شده است. در­نهایت، مقادیر حداقل⁹، حداکثر¹⁰ و میانگین¹¹ پارامترهای توان، بدترین تاخیر و PDP استخراج شده و در شکل (4) به نمایش در آمده است. مطابق ­با شکل (4-الف) مدار پیشنهادی 3 با کمترین مقدار از نظر حداقل، حداکثر و میانگین، دارای بهترین عملکرد در­مقایسه با­دیگر مدارها است. ازنظر توان­­ مصرفی، مدار AXSC2 نزدیکترین رقیب مدار به مدار پیشنهادی 3 است. به­ازای مقدار حداکثر که حائز اهمیت­ترین است، مدار پیشنهادی 3 از نظر توان ­مصرفی دارای 66% عملکرد بهتری دارد. در­مقابل، به­دلیل بهره­وری که از نظر توان در مدار پیشنهادی 3 ایجاد شده است این مدار از نظر تاخیر دارای عملکرد بدترین در­مقایسه با دیگر مدارها می­باشد. نتایج تاخیر در شکل (4-ب) نمایش داده شده است. دراین حالت، مدار SAPSC4 دارای عملکرد مناسب­تری درمقایسه با دیگر مدارها دارد. هرچند، باتوجه به ­نتایج می­توان مشاهده کرد که دو مدار پیشنهادی 1 و 2 دارای رفتاری مشابه با این مدار می­باشند. بنابراین، بهتر است تا بررسی­های کامل­تری ازنظر PDP و PDAP صورت گیرد.

بدین منظور شکل (4-ج) نتایج PDP را نشان می­دهد. یکی از مهم­ترین برداشت­هایی که می­توان ازاین نتایج داشت عملکرد بهتر مدار AXSC2 درمقایسه با مدار پیشنهادی 3 است، که نشأت گرفته از عملکرد تاخیر بهتر آن مدار است. با این­حال، تفاوت قابل­ توجهی بین این دو مدار وجود ندارد. هم­چنین قابل­ذکر است که مدارهای مبتنی­ بر CMOS مانند AXSC2 دارای پایداری بالاتری نسبت به PVT می­باشند. بنابراین، بررسی PDAP حائز اهمیت­ترین نتیجه­ای است که به­طور جدی مد­نظر قرار می­گیرد. در این­صورت شکل (4-د) به نمایش این پارامتر پرداخته است. می­توان مشاهده کرد که مدار پیشنهادی 3 به­دلیل تعداد ترانزیستور بسیارکم مورد استفاده قرار گرفته در آن از عملکرد بهتری از نظر میانگین PDAP برخوردار می­باشد. مدار پیشنهادی 3 در جایگاه اول با مقدار 11.61، نسبت به مدارهای AXSC2، مدار پیشنهادی 2 و 3 در جایگاه های دوم تا چهارم، به­ترتیب دارای 89/12%، 09/57% و 49/75% برتری است. این نتیجه­گیری نشان می­دهد که مدار پیشنهادی 3 که ادغامی از مدار پیشنهادی 1 و 2 بود و از عدم استفاده از اینورتر بهره­مند است، گزینه بسیار مناسبی برای استفاده در کاربردهای پیچیده می­باشد. منظور از کاربردهای پیچیده به­طور خاص استفاده از این سلول های تک­بیتی در ساختارهای چند­بیتی مانند تقسیم­کننده­ها می­باشد. در این­گونه ساختارها قدرت بارگزاری¹² یک موضوع بسیار مهم است. از این­رو، در ادامه به ­بررسی قدرت بارگزاری این مدارها پرداخته می­شود که مطابق با اعمال Fan-outهای مختلف به مدار می­باشد. با انجام این شبیه­سازی می­توان به عملکرد مدارها در هنگام تعبیه در ساختارهای بزرگتر دست پیدا کرد. قابل­ذکر است که مدارهای تفریق­کننده­ای که در ساختارهای تقسیم­کننده قرار می­گیرند با­توجه به ابعاد بیت­های ورودی تقسیم­کننده مقدار ثابتی دارند. این بدین معنی است که مدارهایی که بدین منظور طراحی می­شوند نیازی به قدرت بارگزاری بسیار زیاد ندارند. به­طور معمول در این­گونه ساختارها FO4 و FO8 مقادیر مناسبی هستند که می­توان به­منظور بررسی این مدارها مورد استفاده قرار داد. هم­چنین، به­منظور پرهیز از تکرار، تنها نتایج PDP و PDAP گزارش می­شود که به ترتیب مطابق­با شکل (5- الف و ب) می­باشد. 

با این شبیه­سازی می­توان به عملکرد مدارها در هنگام تعبیه در ساختارهای بزرگتر دست پیدا کرد. قابل­ذکر است که مدارهای تفریق کننده­ای که در ساختارهای تقسیم­کننده قرار می­گیرند با­توجه به ابعاد بیت­های ورودی تقسیم­کننده مقدار ثابتی دارند. این بدین معنی است که مدارهایی که بدین منظور طراحی می­شوند نیازی به قدرت بارگزاری زیاد ندارند. به­طور معمول در این­گونه ساختارها FO4 و FO8 مقادیر مناسبی هستند که می­توان به­منظور بررسی این مدارها مورد استفاده قرار داد. هم­چنین، به­منظور پرهیز از تکرار، تنها نتایج PDP و PDAP گزارش می­شود که مطابق با شکل (5-الف و ب) به­ترتیب می­باشد.

نتایج گویای برتری مدار پیشنهادی 3 از نظر قدرت بارگزاری درمقایسه با دیگر مدارها است. از نظر PDP می­توان مشاهده کرد که مدار 3 تقریبا دو برابر به­ازای FO4 و FO8 از نزدیکترین رقیب بازده بیشتری دارد. بنابراین، با­توجه به این نتایج می­توان مدار 2 را برای کاربردهای با قدرت بارگزاری بالا مناسب­تر از بقیه مدارها در­نظر گرفت.

 

 

(7)

---

[1]  Power delay product (PDP)

[2]  Dynamic Power 

[3]  Energy Efficiency

[4]  Timing and Performance

[5]  Robustness and Reliability

[6]  process-voltage-temperature (PVT)

[7]  Iteration

[8]  Pitch = distance between tubes

[9]  Minimum

[10]  Maximum 

[11]  Mean

[12]  Drivability

جدول (3). نتایج شبیه سازی تغییرات منبع ولتاژ

	0.6 V			0.9 V			1.2 V
Designs	Power (µW)	Delay (ns)	PDP (fj)	Power (µW)	Delay (ns)	PDP (fj)	Power (µW)	Delay (ns)	PDP (fj)
AXSC1	0.3963	5.1034	2.0226	1.4575	5.1025	7.4369	2.7383	5.1026	14.205
AXSC2	0.2321	1.0044	2.3322	0.6827	0.9942	0.6788	1.7	0.9932	1.6886
AXSC3	0.4959	3.1314	1.553	1.4763	3.1242	4.6122	3.298	3.1041	10.237
AXS1	1.166	2.0042	2.337	4.8134	2.009	9.6701	11.209	2.0072	22.499
AXS2	1.011	1.0134	3.04	3.2617	1.0102	3.2951	7.5539	1.0128	7.6508
AXS3	0.5567	3.0072	1.6741	1.7238	3.0059	5.1814	4.2613	3.0058	12.809
Apps	1.5853	3.0189	4.7848	5.3623	3.0174	16.18	1.2793	3.0167	38.592
SAPSC3	0.5193	3.0013	1.5588	1.909	3.0077	5.7417	4.4969	3.0063	13.519
SAPSC4	2.0089	1.0057	2.0203	7.173	1.0023	7.1895	1.7235	1.003	17.286
Proposed-1	1.876	1.014	1.332	5.465	1.033	5.447	12.220	1.066	12.304
Proposed-2	0.996	1.036	1.041	3.887	1.068	3.852	9.001	1.056	9.012
Proposed-3	0.059	3.556	2.432	0.146	3.203	0.407	0.124	3.253	0.778

   

(الف) (ب)

   

(ج) (د)

شکل (4). نتایج حاصل از مونت­کارلو به ازای PVT برای الف) توان، ب) تاخیر، ج) PDP و د)  PDAP

 

 

(الف) (ب)

شکل (5). نتایج حاصل از بررسی fan-out به­ازای الف) PDP و ب) PDAP

 

مطابق با این توضیحات، ساختارهای مختلفی مورد استفاده قرار گرفته تا بتوان به بهترین گزینه برای استفاده مدارهای پیشنهادی دست پیدا کرد. در ابتدا به­بررسی عملکرد مدارهای پیشنهادی در هر ساختار پرداخته می­شود و مناسب­ترین ساختار برای این مدارها معرفی می­شود. 

جداول (4-5) نتایج بدست ­آمده از شبیه­سازی را نشان می­دهد. مقادیر این جدول درمقایسه با حالت تقسیم­کننده تمام­دقیق (استفاده از تفریق­کننده­های دقیق به ازای تمام سلول های این ساختار) می­باشد. مقایسه تک به تک پارامترهای بدست آمده امری طاقت­فرسا می­باشد. بنابراین، به­ارائه یک معیار شایستگی با­ نام ¹EDPPOT، مطابق با رابطه زیر پرداخته می­شود. بر­این اساس، حاصل­ضرب PDP در تاخیر برابر با مقدار EDP می­باشد، درحالی­که به­منظور در نظرگیری سطح­ مصرفی اشغالی حاصل­ضرب تعداد تیوپ­ها (در این مقاله 10 برای هر ترانزیستور) در تعداد ترانزیستورها استفاده شده است. هرچه مقدار این معیار کمتر باشد مدار عملکرد بهتری را از خود نشان می­دهد. به­طور کلی این رابطه انرژی مصرفی به­ازای هر تیوپ در ترانزیستورها را نشان می­دهد ]18[.

 

(8)

---

[1]  Energy-Delay-Product-Per-Of-Tubes

جدول (4). بررسی مدارهای پیشنهادی در تقسیم کننده 8 بیتی با آرایش های مختلف

VR
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	73.429(19.621%)	0.2356(46.74%)	18.713(55.14%)	184	3443.19	3.443(14.85%)
Proposed-2	43.296(52.6%)	0.3628(17.99%)	15.707(61.13%)	168	2638.77	3.298(18.56%)
Proposed-3	52.398(42.64%)	0.1987(55.08%)	10.411(74.23%)	152	1582.47	2.637(34.9%)
AXSC1	89.357 (2.19%)	0.3135 (29.14%)	28.0134 (30.69%)	168	4706.25	2.80 (30.69%)
AXSC2	56.165 (38.52%)	0.3165 (28.46%)	17.7765 (56.02%)	168	2986.45	1.78 (55.94%)
AXSC3	75.398 (17.47%)	0.3622 (18.13%)	27.3091 (32.43%)	200	5461.82	2.73 (32.42%)
AXS1	218.52 (failed)	0.4007 (9%)	87.5609 (failed)	216	18913.15	8.76 (failed)
AXS2	143.76 (failed)	0.4399 (1%)	63.24 (failed)	216	13659.84	6.32 (failed)
AXS3	69.514 (23.91%)	0.3597 (18.69%)	25.0041 (38.13%)	200	5000.82	2.50 (38.11%)
Apps	76.417 (16.35%)	0.4014 (9.27%)	30.6737 (24.10%)	280	8588.64	3.07 (24%)
SAPSC3	79.412 (13.07%)	0.4225 (4.49%)	33.552 (16.98%)	216	7247.23	3.36 (16.83%)
SAPSC4	89.057 (2.51%)	0.4018 (9.17%)	35.783 (11.46%)	248	8874.18	3.58 (11.38%)
HR
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	81.230(11.082%)	0.112(74.96%)	18.713(55.14%)	184	3443.192	3.43(15.09%)
Proposed-2	39.994(56.22%)	0.1654(62.61%)	6.615(83.63%)	168	1111.32	1.389(65.84%)
Proposed-3	39.470(56.79%)	0.1988(55.06%)	7.846(80.58%)	152	1192.59	1.987(50.81%)
AXSC1	83.618 (8.47%)	0.5975 (failed)	49.9961 (failed)	168	8399.34	5.00 (failed)
AXSC2	75.368 (17.5%)	0.3067 (30.67%)	23.1153 (42.81%)	168	3883.37	2.31 (42.82%)
AXSC3	91.954 (failed)	0.3173 (28.28%)	29.1770 (27.81%)	200	5835.40	2.92 (27.72%)
AXS1	316.93 (failed)	0.3014 (32%)	95.5227 (failed)	216	20632.90	9.55 (failed)
AXS2	200.62 (failed)	0.3169 (28%)	63.5764 (failed)	216	13732.50	6.36 (failed)
AXS3	73.130 (19.95%)	0.3741 (15.44%)	27.3579 (32.31%)	200	5471.58	2.74 (32.17%)
Apps	76.95 (15.77%)	0.4057 (8.3%)	31.2186 (22.75%)	280	8741.21	3.12 (22.77%)
SAPSC3	86.950 (4.82%)	0.3671 (17.02%)	31.919 (21.02%)	216	6894.50	3.19 (21.03%)
SAPSC4	90.214 (1.24%)	0.3471 (21.54%)	31.313 (22.52%)	248	7765.62	3.13 (22.52%)
SR
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	76.842(15.88%)	0.1876(57.59%)	14.41(64.34%)	192	2766.72	2.766(31.68%)
Proposed-2	58.632(35.81%)	0.258(41.68%)	15.127(62.98%)	184	2783.36	3.47(14.1%)
Proposed-3	49.645(45.65%)	0.267(39.64%)	13.25(67.21%)	176	2332	3.886(3.81%)
AXSC1	75.254 (17.62%)	0.3166 (28.44%)	23.8254 (41.05%)	184	4383.87	2.38 (41.08%)
AXSC2	69.133 (24.32%)	0.3047 (31.13%)	21.064 (47.88%)	184	3875.78	2.11 (47.77%)
AXSC3	71.992 (21.19%)	0.7618 (failed)	54.8435 (failed)	200	10968.70	5.48 (failed)
AXS1	140.14 (failed)	0.3162 (29%)	44.3122 (failed)	208	9216.94	4.43 (failed)
AXS2	105.46 (failed)	0.3717 (16%)	39.1994 (3%)	208	8153.48	3.92 (2.97%)
AXS3	61.528 (32.65%)	0.3600 (18.63%)	22.1500 (45.19%)	200	4430.00	2.22 (45.04%)
Apps	71.720 (21.49%)	0.3171 (28.32%)	22.7424 (43.73%)	240	5458.18	2.27 (43.81%)
SAPSC3	71.7254 (21.48%)	0.4721 (failed)	33.862 (16.21%)	208	7043.30	3.39 (16.08%)
SAPSC4	81.247 (11.06%)	0.4068 (8.04%)	33.051 (18.22%)	224	7403.42	3.31 (18.06%)

جدول (5). بررسی مدارهای پیشنهادی در تقسیم کننده 8 بیتی با آرایش های مختلف

TR-1
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	74.096(18.89%)	0.315(28.75%)	23.34(42.53%)	190	4434.6	4.43(12.72%)
Proposed-2	63.451(30.54%)	0.1564(64.64%)	9.923(75.44%)	184	1825.8	2.282(43.56%)
Proposed-3	66.331(27.39%)	0.423(4.58%)	28.05(30.59%)	178	1295.5	2.159(46.78%)
AXSC1	70.371 (22.97%)	0.6332 (failed)	36.4381 (9.84%)	184	6704.61	3.64 (9.9%)
AXSC2	66.787 (26.89%)	0.3162 (28.53%)	21.118 (47.75%)	184	3885.71	2.11 (47.77%)
AXSC3	69.412 (24.02%)	0.3154 (28.71%)	21.8925 (45.83%)	196	4290.93	2.19 (45.79%)
AXS1	115.31 (failed)	0.4271 (3%)	49.2489 (failed)	202	9948.28	4.92 (failed)
AXS2	97.912 (failed)	0.5147 (failed)	50.3953 (failed)	202	10179.85	5.04 (failed)
AXS3	62.296 (31.81%)	0.3705 (16.25%)	23.0806 (42.89%)	196	4523.80	2.31 (42.82%)
Apps	93.260 (failed)	0.3075 (30.49%)	28.6774 (29.04%)	226	6481.09	2.87 (28.96%)
SAPSC3	83.260 (8.86%)	0.3618 (18.22%)	30.123 (25.47%)	202	6084.85	3.01 (25.49%)
SAPSC4	85.854 (6.02%)	0.4257 (3.77%)	36.548 (9.57%)	214	7821.27	3.65 (9.65%)
TR-2
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	45.286(50.42%)	0.147(66.77%)	6.657(82.87%)	180	1198.26	1.198(70.34%)
Proposed-2	32.033(64.93%)	0.202(54.33%)	3.267(83.00%)	160	522.72	0.69(82.92%)
Proposed-3	10.286(88.36%)	0.158(46.12%)	1.625(95.96%)	140	227.5	0.3791(90.61%)
AXSC1	99.214 (failed)	0.2133 (51.79%)	21.162 (47.64%)	160	3385.92	2.12 (47.52%)
AXSC2	67.231 (26.41%)	0.3653 (17.43%)	24.559 (39.23%)	160	3929.44	2.46 (39.1%)
AXSC3	91.070 (0.31%)	0.4330 (2.12%)	39.433 (2.43%)	200	7886.60	3.94 (2.47%)
AXS1	319.88 (failed)	0.1946 (56.01%)	62.249 (failed)	220	13694.78	6.22 (failed)
AXS2	200.55 (failed)	0.3402 (23.1%)	68.227 (failed)	220	15009.94	6.82 (failed)
AXS3	35.531 (61.11%)	0.2803 (36.64%)	9.959 (75.36%)	200	1991.80	1 (75.24%)
Apps	75.144 (17.74%)	0.2460 (44.39%)	18.485 (54.26%)	300	5545.50	1.85 (54.2%)
SAPSC3	81.364 (10.94%)	0.3624 (18.08%)	29.486 (27.04%)	220	6486.92	2.95 (26.98%)
SAPSC4	366.49 (failed)	0.1916 (56.69%)	70.219 (failed)	260	18256.94	7.02 (failed)
TR-3
Designs	Power (µW)	Delay (µs)	PDP (pJ)	Area	PDAP	PDAPPOT
Proposed-1	83.606(8.48%)	0.222(49.81%)	18.56(54.07%)	190	3526.4	3.526(12.72%)
Proposed-2	54.750(40.06%)	0.154(65.18%)	8.4315(79.13%)	178	1500.8	1.876(53.71%)
Proposed-3	60.55(33.72%)	0.198(55.24%)	11.98(70.35%)	166	1998.68	3.144 (17.97%)
AXSC1	80.654(11.71%)	0.354(19.98%)	28.551(29.35%)	178	5082.07	4.235(failed)
AXSC2	63.274(30.73%)	0.4157(6.035%)	26.303(34.91%)	178	4681.93	3.344(17.33%)
AXSC3	82.954(2.19%)	0.254(42.58%)	21.07(47.87%)	202	4256.14	3.547(12.37%)
AXS1	181.452(failed)	0.214(51.17%)	38.83(3.94%)	214	8309.62	5.93(failed)
AXS2	126.274(failed)	0.65(failed)	82.07(failed)	214	17562.98	14.635(failed)
AXS3	62.332(31.76%)	0.742(failed)	46.25(failed)	202	9342.5	7.785(failed)
Apps	71.024(22.25%)	0.654(failed)	46.44(failed)	262	12167.2	5.530(failed)
SAPSC3	78.242(14.35%)	0.325(26.53%)	25.428(37.07%)	214	5441.59	3.886(3.96%)
SAPSC4	86.32(5.51%)	0.412(6.87%)	35.563(12.0%)	238	8463.99	4.7022(failed)
Exact with GDI F2	91.354	0.4424	40.4150	200	8083.00	4.04

* % are the results saving compared to their exact counterparts and bold numbers mean better results. Failed results mean no better results compared to the exact result. Also blue and Red colors mean best and worst results, respectively

جدول (6). نتایج NMED و FoM مدارها در طول کاربرد پردازش تصویر

	TR-2
Designs	NMED	EDPPOT/1-NMED
Proposed-1	0.4175	2.057
Proposed-2	0.4207	1.191
Proposed-3	0.4057	0.638
AXSC1	0.2657	2.887
AXSC2	0.2719	3.379
AXSC3	0.2559	5.295
AXS1	0.2457	8.246
AXS2	0.2687	9.326
AXS3	0.2690	1.368
Apps	0.4687	3.482

 

 

ابتدا به­مقایسه نتایج بدست آمده توسط مدارهای پیشنهادی در مقایسه با حالت تمام دقیق پرداخته می­شود. بر­این اساس، می­توان مشاهده کرد، در ارایش VR و TR-3 مدار پیشنهادی 2، به­عنوان بهترین مدار از نظر توان مصرفی، در مقایسه با حالت دقیق، مقدار میانگین 46.33% عملکرد بهتر را داراست. درمقابل به­ازای دیگر آرایش­ها این مدار پیشنهادی 3 است که ازنظر توان دارای بهترین عملکرد است. مقدار میانگین بهبود یافته درمقایسه با حالت دقیق در 4 آرایش باقی­مانده برای این مدار برابر با 53.5% است. بنابراین، می­توان دریافت به­منظور استفاده از مدارهای پیشنهادی برای کاربردهای مبتنی­بر توان مصرفی مدار پیشنهادی 3 گزینه بهتری به حساب می­آید. هم­چنین، همین برداشت را می­توان از نظر PDP نیز داشت.  هم­چنین از­نظر EDPPOT، می­توان مشاهده کرد که مدار پیشنهادی 2 در آرایش­های HR، SR، و TR-3 بامقادیر 84/65%، 1/14% و 71/53% عملکرد بهتر نسبت به مدار دقیق درمقایسه با دیگر مدارها در شرایط بهتری قرار دارد. درمقابل برای آرایش­های VR، TR-1 و TR-2 مدار پیشنهادی 3 با مقادیر 9/34%، 78/46% و 61/90% بهبود بیشتر درمقایسه با مدار دقیق ازنظر EDPPOT در رتبه اول قرار دارد. حال برای انتخاب بهترین مدار و بهترین ساختار برای استفاده از این مدار می­توان به آرایش TR-2 اکتفا کرد زیرا در این حالت مدار پیشنهادی 3 (با مقدار 61/90% بهبود) درحداکثر نقطه بهینه­سازی درمقایسه با ساختار دقیق قرار دارد. بنابراین، پیشنهاد می­شود به­منظور استفاده از سلول­های پیشنهادی در ساختارها و کاربردهای متنوع از مدار پیشنهادی 3 به­دلیل عملکرد بهتر در هنگام تعبیه در تقسیم­کننده و شبیه­سازی­های قسمت قبل استفاده شود.

 حال که عملکرد مداری تمامی ساختارها مورد بررسی قرار گرفته است، می­توان به استخراج پارامتر NMED به­ازای ساختار انتخاب شده، TR-2، پرداخت. بر­این اساس جدول (6) تهیه شده است. مطابق­با نتایج بدست آمده و همانگونه که قابل انتظار است مدارهای پیشنهادی به­دلیل تعداد خطاهای بیشتری که در جدول­درستی خود درمقایسه با دیگر مدارها دارند دارای عملکرد ضعیف­تری از نظر NMED می­باشند. با این­حال نمی­توان تنها بر­اساس نتایج بدست آمده از NMED با پارامترهای مداری بهترین مدار را انتخاب کرد. از این­رو، مطابق با مرجع ]19[ یک معیار شایستگی برابر با رابطه زیر مورد استفاده قرار گرفته است که هم پارامترهای مداری و هم پارامتر دقت، NMED، را در بر­دارد. بر­این اساس، هرچه مقدار این معیار کمتر باشه شایستگی مدار برای استفاده در این ساختار بیشتر است. مطابق­با نتایج بدست­آمده می­توان دریافت، با وجود عملکرد ضعیف­تر مدار پیشنهادی 3 از نظر NMED درمقایسه با اکثر مدارها، اما ازنظر معیار شایستگی این مدار در صدر قرار دارد. پس از مدار پیشنهادی 3، مدار پیشنهادی 2 و سپس AXS3 قرار دارد. اختلاف مدار پیشنهادی 3 با این دو مدار به­ترتیب برابر با 43/46% و 36/53% می باشد. بنابراین، بهترین مدار ارائه شده به­منظور استفاده در کاربردهای مختلف مانند پردازش­تصویر مدار پیشنهادی 3 است.

3- نتیجه­گیری

 با­توجه به کمبود ساختارهای قابل­اعتماد مدارهای تفریق­کننده تقریبی برای استفاده در مدارهای پیچیده­تر مانند تقسیم­کننده­ها، در این مقاله سه مدار جدید با ساختارها و ویژگی­های متفاوتی ارائه و پیشنهاد شده است. مدارهای پیشنهادی دارای روابط بولن و جدول­درستی متفاوتی نسبت به کارهای پیشین در این زمینه می­باشند. هم­چنین، مدارهای پیشنهادی 1 و 2 دارای 3 خطا و مدار پیشنهادی 3 دارای 4 خطا در جدول درستی خود است. دلیل افزایش خطا در مدار 3، دستیابی به عملکرد بهتر مداری است. تکنیک مورد استفاده در طراحی این مدارها، دروازه ورودی انتشار، است که باعث شده است تا این سه مدار به­ترتیب دارای 10، 8 و 6 ترانزیستور باشند. شبیه­سازی­های گسترده صورت گرفته ازنظر بررسی اثر تغییرات ولتاژ، اعمال شبیه­سازی مونت­کارلو برای بررسی اثر تغییرات در فرایند ولتاژ و دما، هم­چنین بررسی عملکرد این مدارها از نظر قدرت بارگزاری گویای برتری مدار پیشنهادی3 از نظر پارامتر توان مصرفی و انرژی مصرفی با اختلاف قابل­توجه درمقایسه با دیگر مدارها است. تعبیه این مدارها در ساختار تقسیم­کننده 8 بیتی با آرایش مختلف نیز برتری مدار پیشنهادی 3 را از نقطه نظرات مختلف اثبات می­کند و این سلول را به یک سلول قابل­توجه برای استفاده در کاربردهای مختلف مناسب می­سازد. بررسی معیارهای شایستگی مختلف متشکل از هم پارامترهای مداری و هم پارامترهای دقت و خطا نشان می­دهد که مدار پیشنهادی 3 دارای حداقل 43/46% و 36/53% بهبود نسبت به دو مدار پس از خود می­باشد و همین نتیجه این مدار را به­عنوان بهترین مدار در هنگام استفاده از در کاربردهای مبتنی­بر تقسیم­کننده، مانند تشخیص تفاوت در پردازش­تصاویر دیجیتال معرفی می­کند.

مراجع:

[1] Liu, W., Lombardi, F. and Shulte, M., 2020. A retrospective and prospective view of approximate computing [point of view. Proceedings of the IEEE, 108(3), pp.394-399. 

[2] Jiang, H., Santiago, F.J.H., Mo, H., Liu, L. and Han, J., 2020. Approximate arithmetic circuits: A survey, characterization, and recent applications. Proceedings of the IEEE, 108(12), pp.2108-2135.

[3] Sadeghi, A., Ghasemi, R., Ghasemian, H. and Shiri, N., 2022. High Efficient GDI-CNTFET-Based Approximate Full Adder for Next Generation of Computer Architectures. IEEE Embedded Systems Letters, 15(1), pp.33-36

[4] Rafiee, M., Sadeghi, Y., Shiri, N. and Sadeghi, A., 2021. An approximate CNTFET 4: 2 compressor based on gate diffusion input and dynamic threshold. Electronics Letters, 57(17), pp.650-652.

[5] Gorantla, A. and Deepa, P., 2019. Design of approximate subtractors and dividers for error tolerant image processing applications. Journal of Electronic Testing, 35(6), pp.901-907.. 

[6] Chen, L., Han, J., Liu, W. and Lombardi, F., 2015. On the design of approximate restoring dividers for error-tolerant applications. IEEE Transactions on Computers, 65(8), pp.2522-2533. 

[7] Bahrami, F., Shiri, N. and Pesaran, F., 2023. A New Approximate Sum of Absolute Differences Unit for Bioimages Processing. IEEE Embedded Systems Letters..

[8] Akbari, O., Kamal, M., Afzali-Kusha, A. and Pedram, M., 2017. Dual-quality 4: 2 compressors for utilizing in dynamic accuracy configurable multipliers. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 25(4), pp.1352-1361..

[9] Strollo, A.G.M., Napoli, E., De Caro, D., Petra, N. and Di Meo, G., 2020. Comparison and extension of approximate 4-2 compressors for low-power approximate multipliers. IEEE Transactions on Circuits and Systems I: Regular Papers, 67(9), pp.3021-3034.

[10] Ferreira, R., Leme, M., Corrêa, M., Agostini, L., Diniz, C. and Zatt, B., 2019, November. Approximate subtractor operator for low-power video coding hardware accelerators. In 2019 26th IEEE International Conference on Electronics, Circuits and Systems (ICECS) (pp. 426-429). IEEE..

[11] Chen, L., Han, J., Liu, W. and Lombardi, F., 2015. On the design of approximate restoring dividers for error-tolerant applications. IEEE Transactions on Computers, 65(8), pp.2522-2533.

[12] Reddy, K.M., Vasantha, M.H., Kumar, Y.N. and Dwivedi, D., 2018, August. Design of approximate dividers for error tolerant applications. In 2018 IEEE 61st International Midwest Symposium on Circuits and Systems (MWSCAS) (pp. 496-499). IEEE.

[13] Ferreira, R., Leme, M., Corrêa, M., Agostini, L., Diniz, C. and Zatt, B., 2019, November. Approximate subtractor operator for low-power video coding hardware accelerators. In 2019 26th IEEE International Conference on Electronics, Circuits and Systems (ICECS) (pp. 426-429). IEEE. 

[14] Krishnan, K.V., Satish, A. and raj Krishnan, P., 2023. Design of energy efficient approximate subtractors and restoring dividers for error tolerant applications. Microelectronics Journal, 131, p.105668.

[15] Mirzaei, M. and Mohammadi, S., 2021. Low-power and variation-aware approximate arithmetic units for image processing applications. AEU-International Journal of Electronics and Communications, 138, p.153825.

[16] Mirzaei, M. and Mohammadi, S., 2020. Process variation-aware approximate full adders for imprecision-tolerant applications. Computers & Electrical Engineering, 87, p.106761. 

[17] Sadeghi, A., Shiri, N. and Rafiee, M., 2020. High-efficient, ultra-low-power and high-speed 4: 2 compressor with a new full adder cell for bioelectronics applications. Circuits, Systems, and Signal Processing, 39, pp.6247-6275.

[18] Pooladi, F., Pesaran, F. and Shiri, N., 2023. Efficient GDI-based approximate subtractors for change detection in bio-image processing applications. Microelectronics Journal, 135, p.105757. 

[19] Sabetzadeh, F., Moaiyeri, M.H. and Ahmadinejad, M., 2019. A majority-based imprecise multiplier for ultra-efficient approximate image multiplication. IEEE Transactions on Circuits and Systems I: Regular Papers, 66(11), pp.4200-4208.

(9)	Figure of Merit (FoM)=

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11

نشریه تحلیل مدارها، داده ها و سامانه ها - سال اول- شماره سوم - پاییز  1402

 

---