بهبود SNDR با بهینه سازی ضرایب مسیرهای فیدبک مدولاتورهای CRFB مرتبه دوم در مبدل‌های آنالوگ به دیجیتال سیگما-دلتا

الموضوعات :

مریم شهریاری ¹ (گروه برق، واحد بوشهر، دانشگاه آزاد اسلامی، بوشهر، ایران)
عبدالرسول قاسمی ² (گروه برق، واحد بوشهر، دانشگاه آزاد اسلامی، بوشهر، ایران)
نجمه چراغی شیرازی ³ (گروه برق، واحد بوشهر، دانشگاه آزاد اسلامی، بوشهر، ایران)

تاريخ الإرسال : 12 الثلاثاء , ذو القعدة, 1442 تاريخ التأكيد : 21 السبت , ذو الحجة, 1442 تاريخ الإصدار : 16 الخميس , صفر, 1443

الکلمات المفتاحية: تقویت کننده‌های عملیاتی, مبدل آنالوگ به دیجیتال, ساختارCRFB, مبدل های سیگما – دلتا, بهینه سازی ضرایب فیدبک,

ملخص المقالة :

مبدل های آنالوگ به دیجیتال از نظر فرکانس نمونه برداری به دو دسته کلی ، مبدل های با نرخ نایکوئیست و مبدل های بیش نمونه برداری تقسیم می شوند.در مبدل های بیش نمونه برداری سیگنال ورودی با چندین برابر نرخ نایکوئیست نمونه برداری می شود. افزایش نسبت بیش نمونه برداری منجر به افزایش رزولوشن موثر می شود در مقابل برای سیگنالهای باند وسیع استفاده از نسبت بیش نمونه برداری بالا به خاطر نیاز به فرکانسهای نمونه برداری و توان مصرفی بالا، غیر عملی است.افزایش تعداد بیتها نیز باعث افزایش محدوده دینامیکی می گردد در مقابل DACچند بیتی مورد نیاز در مسیر فیدبک خطی نمی باشد. در این مقاله یک مبدل آنالوگ به دیحیتال سیگما دلتا با دقت 12بیت ،منبع تغذیه 1V و فرکانس نمونه برداری MS/s 2.4 برای کاربردهای توان پایین طراحی کردیم.از سوی دیگرافزایش سطوح کوانتیزاسیون(تعداد بیت کوانتایزر) باعث کاهش توان نویز داخل باند سیستم می شود و حاصل آن بهتر شدن نسبت سیگنال به نویز، پایداری و عدم نیاز به افزایش نسبت فوق نمونه برداری است.ما با انتخاب ضرایب فیدبک بهینه در این مدولاتور توانستیم به SNDRبالایی دست یابیم . ساختار پیشنهادی در فن آوری CMOS 0.18µm طراحی شده و نتایج شبیه سازی نشان می‌دهد که به ازای ولتاژ تغذیه‌ی1V نسبت سیگنال به نویز 71.3 dB و توان مصرفی 451µW و رقم شایستگی (pJ/Conver.step) 3.76بدست می‎‌آید.

المصادر:

[1] S. Northworthy, R. Schreier, and G. Temes, Delta-Sigma Data Converters, IEEE Press, Piscataway, NJ, 1997.

[2] A. marques¸ V.zopelso¸ M.steyaert  and  m.sansen ¸ “Transaction on Circuits and systems-ll,” IEEE Analog and Digital signal processing, vol.45 , no.9 , Sep. 1998.

[3] F. Cannillo et al., “1.4 V 13 W 83 dB DR CT- modulator with dual-slope quantizer and PWM DAC for biopotential signal acquisition,” in Proc. IEEE Eur. Solid-State Circuits, 2011, pp. 267–270..

 [4] L. Liu, Dongmei Li, L. Chen, Yafei Ye, and Z.Wang, “ A 1-V 15-Bit Audio -ADC in 0.18µm CMOS  ,” IEEE transaction on circuits and system—i: regular papers, vol. 59, no. 5, pp. 510 – 513, May 2012.

 [5] Y. Yoon, and et al, “A Delta–Sigma Modulator for Low-Power Analog  Front Ends in Biomedical Instrumentation,” IEEE Transactions on Instrumentation and Measurement, vol. 65, no. 7, pp. 1530-1539, 2016.

[6] J. Johansson et al., “A 16-bit 60μW Multi-Bit ΣΔ Modulator for Portable ECG Applications,” Proc. 29th European Solid-State Circuits Conference, 2003, pp. 161 – 164.

[7] H. Lee, and et al, “A Compressive Sensing-Based CMOS Image Sensor With Second-Order ADCs,” IEEE Sensors Journal, vol. 18, no. 6, pp. 2404-2409, Mar. 2018.

 [8[ H. Park, K. Nam, K Su, K. Vleugels, and B A. Wooley, “A 0.7-V 870-uw Digital-Audio CMOS Sigma-Delta Modulator,” IEEE Journal of Solid-State Circuits, vol. 44, no. 4, pp. 218 – 21, Apl. 2009

[9] S. T. Chandrasekaran, V. E. G. Karnam and A. Sanyal, “0.36-mW, 52-Mbps True Random Number Generator Based on a Stochastic Delta–Sigma Modulator, ” IEEE Solid-State Circuits Letters, vol. 3, pp. 190-193, 2020.

 

[10] J. Goes, B. Vaz, R. Monteiro, and Paulino, “A 0.9 V modulator with 80 dB SNDR and 83 dB DR using a single-phase technique,” in Proc. IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, Feb.
2006, pp. 74–75.

 

[11] B. Tran and C. Huynh, “A 12-Bit 33-mW and 96-MHz Discrete-Time Sigma Delta ADC in 130 nm CMOS Technology, ”  International Symposium on Electrical and Electronics Engineering (ISEE), 2019, pp. 1-6.