طراحی و پیاده سازی مبدل دیجیتال به آنالوگ دلتا- سیگما 16 بیتی چند حالته با ساختار بهم ریخته زمانی چند کاناله و جبران سازی غیرآرمانی آن مبتنی بر FPGA

ابوالفضل روشن پناه ¹ ( دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران )
پویا ترک زاده ² ( دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران )
خسرو حاج صادقی ³ ( دانشکده مهندسی برق، دانشگاه صنعتی شریف، تهران، ایران )
مسعود دوستی ⁴ ( دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران )

تاریخ ارسال : 1402/12/21 تاریخ تایید : 1403/02/01

کلید واژه: بهم ریختگی زمانی, خطای چرخه وظیفه, ساختارپس خور- خطا, عدم تطابق سلول ها, مدولاتور دلتا-سیگما, FPGA,

چکیده مقاله :

در این مقاله، یک مبدل دیجیتال به آنالوگ دلتا-سیگما درجه دوم (DSM-DAC) 16 بیتی چند حالته با ساختار بهم¬ریخنه زمانی (TI) در فرکانس مرکزی 4 گیگاهرتز و با پهنای باند 20 مگاهرتز به زبان توصیف سخت افزاری (VHDL) مبتنی بر FPGA پیاده سازی شده است. معماری پیشنهادی تنها از یک فرکانس کلاک برای تولید سیگنال‌های فرکانس رادیویی (RF) استفاده می‌کند. مدولاتور دلتا-سیگما (DSM) درجه دوم با قابلت تنظیم مجدد دارای سه حالت پایین¬گذر (LP)، میان¬گذر (BP) در فرکانس 4/Fs و بالاگذر (HP) برای سنتز سیگنال است. برای افزایش فرکانس نمونه¬برداری (Fs)، ساختار TI 4 کاناله پیشنهاد شده است که هر کدام از کانال¬ها در فرکانس 4/Fs کار می¬کنند. از آنجایی که ضرایب ساده برای همه حالت¬ها وجود دارد، عملیات ضرب را می¬توان با استفاده از یک بلوک شیفتر انجام داد. یک چالش مهم در طراحی این نوع ساختارها، خطای چرخه وظیفه (DCE) است. برای غلبه بر اثر خطای DCE، با تنظیم مدار فیلتر و یکطرفه کردن باند فرکانسی عبور سیگنال بدون اضافه کردن سخت افزار اضافی و پیچیدگی مداری، راه‌حل جدیدی پیشنهاد شده است. در این روش با حذف اثر تصویر سیگنال مقادیر SNDR و SFDR حتی برای حالت BP به طور قابل توجهی افزایش می¬یابد. چالش دیگر خطای عدم تطابق سلول¬های DAC است. این خطا به دو روش میانگین¬گیری وزنی داده¬ها (DWA) و مرتب سازی تطبیق عناصر پویا (SDEM) جبران¬سازی شده است. نتایج شبیه¬سازی در ISE نشان می¬دهد که مقدار SNDR برای حالت¬های LP، BP و HP به ترتیب برابر با 10/106، 65/105 و 95/104 dB است.

چکیده انگلیسی :

In this research, a 16-bit multi-mode second-order Delta-Sigma Modulator-Digital-to-Analog Converter (DSM-DAC) with a time-interleaved (TI) structure operating at a center frequency of 4 gigahertz (GHz) and a bandwidth of 20 megahertz (MHz) has been implemented using hardware description language (VHDL) on an FPGA platform. The proposed architecture utilizes a single clock frequency for generating radio frequency (RF) signals. The second-order Delta-Sigma modulator (DSM) is reconfigurable, offering three filter modes: low-pass (LP), band-pass (BP) at Fs/4, and high-pass (HP) for signal synthesis. To increase the sampling frequency (Fs), a TI structure with four channels is proposed, with each channel operating at Fs/4. Since the coefficients remain simple for all modes, multiplication operations can be achieved using a shift block. One significant challenge in designing such structures, especially in TI mode, is cycle-to-cycle duty cycle error (DCE) impact. In this study, a novel solution is proposed to overcome the DCE effect by adjusting the filter circuit and unilaterally narrowing the signal passband without adding extra hardware complexity. This approach significantly enhances the Signal-to-Noise and Distortion Ratio (SNDR) and Spurious-Free Dynamic Range (SFDR) of the DSM output, even for the BP mode. Another challenge is the mismatch error in DAC cells. In this research, this error is simulated and compensated using two methods: Weighted Data Averaging (DWA) and Sorted Dynamic Element Matching (SDEM). Simulation results in ISE demonstrate that the SNDR values for LP, BP, and HP modes are 106.10, 105.65, and 104.95 dB, respectively.

highlight:

طراحی و پیاده سازی یک مبدل دیجیتال به آنالوگ 16 بیتی چند حالته با ساختار بهم ریختهی زمانی در فرکانس 4 گیگاهرتز.
استفاده از یک پالس ساعت در مدولاتور دلتا-سیگما درجه دوم با قابلیت تنظیم مجدد، برای تولید سیگنال فرکانس رادیویی.
بهره گیری از ضرایب ساده برای همه حالتها که موجب ساده سازی عملیات ضرب به کمک بلوک شیفتدهنده میشود.
دو خطای غالب در TI-DSM-DAC چند کاناله (عدم تطابق سلولهای DAC و خطای چرخه وظیفه (DCE)) جبران سازی شده است.
به منظور حذف تصویر سیگنال، روش جدیدی در حالت BP به جای استفاده از مدارهای پیچیده پیشنهاد شده است.

منابع و مأخذ:

[1] J. Mitola, "The software radio architecture," IEEE Communications magazine, vol. 33, no. 5, pp. 26-38 0163-6804, 1995.
[2] J. Mitola, "Cognitive radio architecture evolution," Proceedings of the IEEE, vol. 97, no. 4, pp. 626-641 0018-9219, 2009.
[3] S. Pavan, R. Schreier, and G. C. Temes, Understanding delta-sigma data converters. John Wiley & Sons, 2017.
[4] A. Mahmoudi, P. Torkzadeh, and M. Dousti, "A 5-bit 1.8 GS/s ADC-based receiver with two-tap low-overhead embedded DFE in 130-nm CMOS," AEU - International Journal of Electronics and Communications, vol. 89, pp. 6-14, 2018/05/01/ 2018, doi: https://doi.org/10.1016/j.aeue.2018.03.005.
[5] A. Bhide and A. Alvandpour, "An 11 GS/s 1.1 GHz Bandwidth Interleaved ΔΣ DAC for 60 GHz Radio in 65 nm CMOS," IEEE Journal of Solid-State Circuits, vol. 50, no. 10, pp. 2306-2318, 2015, doi: 10.1109/JSSC.2015.2460375.
[6] P. T. M. v. Zeijl and M. Collados, "On the Attenuation of DAC Aliases Through Multiphase Clocking," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 56, no. 3, pp. 190-194, 2009, doi: 10.1109/TCSII.2009.2015365.
[7] A. Silva, J. Guilherme, and N. Horta, "Reconfigurable multi-mode sigma–delta modulator for 4G mobile terminals," Integration, vol. 42, no. 1, pp. 34-46, 2009/01/01/ 2009, doi: https://doi.org/10.1016/j.vlsi.2008.07.004.
[8] S. Luschas, R. Schreier, and H.-S. Lee, "Radio frequency digital-to-analog converter," IEEE Journal of Solid-State Circuits, vol. 39, no. 9, pp. 1462-1467 0018-9200, 2004.
[9] A. Jerng and C. G. Sodini, "A wideband ΔΣ digital-RF modulator for high data rate transmitters," IEEE Journal of Solid-State Circuits, vol. 42, no. 8, pp. 1710-1722 0018-9200, 2007.
[10] M. S. Alavi, G. Voicu, R. B. Staszewski, L. C. N. de Vreede, and J. R. Long, "A 2× 13-bit all-digital i/q rf-dac in 65-nm cmos," 2013: IEEE, pp. 167-170 1467360627.
[11] P. E. Paro Filho, M. Ingels, P. Wambacq, and J. Craninckx, "9.3 A transmitter with 10b 128MS/S incremental-charge-based DAC achieving− 155dBc/Hz out-of-band noise," 2015: IEEE, pp. 1-3 1479962244.
[12] A. Mahmoudi, P. Torkzadeh, and M. Dousti, "A 6-Bit 1.5-GS/s SAR ADC With Smart Speculative Two-Tap Embedded DFE in 130-nm CMOS for Wireline Receiver Applications," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 29, no. 5, pp. 871-882, 2021, doi: 10.1109/TVLSI.2021.3056316.
[13] A. Pozsgay, T. Zounes, R. Hossain, M. Boulemnakher, V. Knopik, and S. Grange, "A fully digital 65nm CMOS transmitter for the 2.4-to-2.7 GHz WiFi/WiMAX bands using 5.4 GHz ΔΣ RF DACs," 2008: IEEE, pp. 360-619 1424420105.
[14] S. Balasubramanian and W. Khalil, "Architectural trends in GHz speed DACs," in NORCHIP 2012, 12-13 Nov. 2012 2012, pp. 1-4, doi: 10.1109/NORCHP.2012.6403097.
[15] E. Bechthum, G. Radulov, J. Briaire, G. Geelen, and A. v. Roermund, "9.6 A 5.3GHz 16b 1.75GS/S wideband RF Mixing-DAC achieving IMD<-82dBc up to 1.9GHz," in 2015 IEEE International Solid-State Circuits Conference - (ISSCC) Digest of Technical Papers, 22-26 Feb. 2015 2015, pp. 1-3, doi: 10.1109/ISSCC.2015.7062980.
[16] B. Razavi, "The future of radios," 2015: IEEE, pp. 1-8 1479983918.
[17] S. Balasubramanian et al., "Ultimate transmission," IEEE Microwave Magazine, vol. 13, no. 1, pp. 64-82 1527-3342, 2012.
[18] E. Bechthum, G. Radulov, J. Briaire, G. Geelen, and A. v. Roermund, "Systematic analysis of the impact of mixing locality on Mixing-DAC linearity for multicarrier GSM," in 2012 IEEE International Symposium on Circuits and Systems (ISCAS), 20-23 May 2012 2012, pp. 241-244, doi: 10.1109/ISCAS.2012.6271784.
[19] E. Bechthum, G. Radulov, J. Briaire, G. Geelen, and A. v. Roermund, "A novel timing-error based approach for high speed highly linear Mixing-DAC architectures," in 2014 IEEE International Symposium on Circuits and Systems (ISCAS), 1-5 June 2014 2014, pp. 942-945, doi: 10.1109/ISCAS.2014.6865292.
[20] M. R. Sadeghifar, H. Bengtsson, J. J. Wikner, and O. Gustafsson, "Direct digital-to-RF converter employing semi-digital FIR voltage-mode RF DAC," Integration, vol. 66, pp. 128-134, 2019/05/01/ 2019, doi: https://doi.org/10.1016/j.vlsi.2019.02.005.
[21] S. Balasubramanian et al., "Systematic Analysis of Interleaved Digital-to-Analog Converters," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 58, no. 12, pp. 882-886, 2011, doi: 10.1109/TCSII.2011.2172526.
[22] J. J. McCue et al., "A Time-Interleaved Multimode Delta Sigma RF-DAC for Direct Digital-to-RF Synthesis," IEEE Journal of Solid-State Circuits, vol. 51, no. 5, pp. 1109-1124, 2016, doi: 10.1109/JSSC.2016.2521903.
[23] J. Pham and A. C. Carusone, "A Time-Interleaved Delta Sigma$-DAC Architecture Clocked at the Nyquist Rate," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 55, no. 9, pp. 858-862, 2008, doi: 10.1109/TCSII.2008.923426.
[24] D. Jiang, L. Qi, S. W. Sin, F. Maloberti, and R. P. Martins, "A Time-Interleaved 2nd -Order ΔΣ Modulator Achieving 5-MHz Bandwidth and 86.1-dB SNDR Using Digital Feed-Forward Extrapolation," IEEE Journal of Solid-State Circuits, vol. 56, no. 8, pp. 2375-2387, 2021, doi: 10.1109/JSSC.2021.3060859.
[25] S. Su, T. Tsai, P. K. Sharma, and M. S. Chen, "A 12 bit 1 GS/s Dual-Rate Hybrid DAC With an 8 GS/s Unrolled Pipeline Delta-Sigma Modulator Achieving > 75 dB SFDR Over the Nyquist Band," IEEE Journal of Solid-State Circuits, vol. 50, no. 4, pp. 896-907, 2015, doi: 10.1109/JSSC.2014.2385752.
[26] O. Eng Hwee, J. Kneckt, O. Alanen, Z. Chang, T. Huovinen, and T. Nihtilä, "IEEE 802.11ac: Enhancements for very high throughput WLANs," in 2011 IEEE 22nd International Symposium on Personal, Indoor and Mobile Radio Communications, 11-14 Sept. 2011 2011, pp. 849-853, doi: 10.1109/PIMRC.2011.6140087.
[27] High Rate 60 GHz PHY, E.-. MAC and PALs, Dec. 2010.
[28] Wireless HD Specification V1.1 Overview, W. H. S. V. Overview, 2010.
[29] Y. Huo, X. Dong, and W. Xu, "5G cellular user equipment: From theory to practical hardware design," IEEE Access, vol. 5, pp. 13992-14010, 2017.
[30] H. A. Ameen et al., "A 28 GHz four-channel phased-array transceiver in 65-nm CMOS technology for 5G applications," AEU-International Journal of Electronics and Communications, vol. 98, pp. 19-28, 2019.
[31] R. López-Holloway and M. García, "A lowcomplexity data weighterd averaging (DWA) algorithm implementation," in The XIII Workshop IBERCHIP IWS Workshop, Lima, Peru, 2007.
[32] N. A. Esmaeil, "New Techniques for Dynamic Matching in a Multi-Bit DAC For Sigma-Delta Converters," Doctoral Doctoral Information Sciences and Technologies of Telecommunications and Systems, 2006.
[33] D. Li, C. Fei, and Q. Zhang, "Analysis and Design of Low-Complexity Stochastic DEM Encoder for Reduced-Distortion Multi-bit DAC in Sigma-Delta Modulators," Circuits, Systems, and Signal Processing, vol. 40, no. 1, pp. 296-310, 2021/01/01 2021, doi: 10.1007/s00034-020-01470-2.
[34] H. Li et al., "Real-Time 100-GS/s Sigma-Delta Modulator for All-Digital Radio-Over-Fiber Transmission," Journal of Lightwave Technology, vol. 38, no. 2, pp. 386-393, 2020, doi: 10.1109/JLT.2019.2931549.