فهرست مقالات توان مصرفی

• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  1 - بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS
  وحید دهقان محسن کاتبي جهرمي
  هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS می‌باشد. ایده‌های مختلفی که در پیاده‌سازی مدارات جمع‌کننده وجود داشته، شبیه‌سازی‌شده اند. در پیاده‌سازی مدار سلول جمع‌کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر چکیده کامل

  هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS می‌باشد. ایده‌های مختلفی که در پیاده‌سازی مدارات جمع‌کننده وجود داشته، شبیه‌سازی‌شده اند. در پیاده‌سازی مدار سلول جمع‌کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق‌های CMOS مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت‌های انتقال و تابع اکثریت استفاده شده است. در این مقاله، یک جمع کننده‌ی کامل بر مبنای فناوری CMOS طراحی و توسط نرم‌افزار HSPICE شبیه‌سازی شده است. نتایج نشان می‌دهد که بهینه‌سازی مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل با استفاده از روش پیشنهادی به شکل موثری انجام شده است و نتایج شبیه‌سازی، برتری جمع کننده‌ی پیشنهادی را نسبت به دیگر مدل‌ها نشان می‌دهد. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  2 - استفاده از مدل کراس کوپل شده به‌منظور طراحی خازن منفی در فناوری CMOS
  محسن کاتبي جهرمي محسن صفوی
  در این مقاله از مدل کراس کوپل شده به‌منظور طراحی خازن منفی در فناوری CMOS استفاده شده و در ادامه به بررسی و مطالعه خازن منفی و کاربرد آن در مدارات گوناگون پرداخته شده است. مدار پیشنهادی در نرم‌افزار کیدنس با استفاده از فناوری 180 نانومتری به‌وسیله یک خازن 5 پیکو فاراد ت چکیده کامل

  در این مقاله از مدل کراس کوپل شده به‌منظور طراحی خازن منفی در فناوری CMOS استفاده شده و در ادامه به بررسی و مطالعه خازن منفی و کاربرد آن در مدارات گوناگون پرداخته شده است. مدار پیشنهادی در نرم‌افزار کیدنس با استفاده از فناوری 180 نانومتری به‌وسیله یک خازن 5 پیکو فاراد ترسیم گردیده است که اندازه تراشه با در نظر گرفتن خازن 5 پیکو فاراد برابر 80/152 میکرومتر در 40/61 میکرومتر می‌باشد. اندازه تراشه بدون خازن 32 میکرومتر در 40/61 میکرومتر است. در مرحله دوم، مدار پیشنهادی در نرم‌افزار ADS شبیه‌سازی شده و پاسخ فرکانسی و توان مصرفی آن بررسی شده است. نتایج شبیه‌سازی نشان می‌دهد که با خازن بار 5 پیکوفاراد تا فرکانس 500 مگاهرتز، خازن منفی در بازه 5/1- تا 20- پیکوفاراد ایجاد شده که توان مصرفی آن با منبع تغذیه 8/1 ولت در حدودmW 5/3 است. محدوده فرکانسی خازن منفی وسیع و مصرف توان نسبتاً پایین و ضریب کیفیت مناسب از مزیت‌های مدل پیشنهادی است. پرونده مقاله
• دسترسی آزاد مقاله
  • صفحه چکیده
  • متن کامل
  
  3 - طراحی واحد تأخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین
  آتنا ورزنده اصفهانی سید محمد فهمیده اکبریان
  در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکر چکیده کامل

  در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می‌شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی‌های دیجیتال ولتاژ پایین به شمار می‌آید. در این مقاله با استفاده از مدارهای دیجیتال CMOS پیاده شده با استفاده از منطق کوپلاژ سورس (SCL) که در ناحیه زیرآستانه کار می‌کنند، یک واحد تأخیر با خطینگی بالا ارائه شده است که می‌تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تأخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تأخیر در محدوده ولتاژ کنترل ورودی می‌باشد که نسبت به انواع موجود بهبود یافته است. پرونده مقاله