• Home
  • Design and Simulation of a Low-Power Static Random-Access Memory (SRAM) Cell Based on FinFET Transistor

Share To

Article Url


Manuscript ID : TEEGES-2212-1053 (R1) Visit : 273 Page: 1 - 17

10.30486/TEEGES.2024.904827

Article Type: Original Research

Design and Simulation of a Low-Power Static Random-Access Memory (SRAM) Cell Based on FinFET Transistor

Subject Areas : Electronic Engineering

Fatemeh Zolfaghari Sichani 1 , Mohammad Rouhollah Yazdani 2 , Atefeh Salimi 3 , Maryam Monemian 4

1 - Department of Electrical Engineering, Isfahan (Khorasgan) Branch, Islamic Azad University, Isfahan, Iran
2 - Department of Electrical Engineering, Isfahan (Khorasgan) Branch, Islamic Azad University, Isfahan, Iran
3 - Department of Electrical Engineering, Isfahan (Khorasgan) Branch, Islamic Azad University, Isfahan, Iran
4 - Medical image and signal processing research center, Isfahan University of medical sciences, Isfahan, Iran

Received: 2023-02-14 Accepted : 2023-06-08 Published : 2025-03-19

Keywords: Static memory cell, Random-access, FinFET transistor, Power consumption,

Abstract :

Fin field-effect transistors (FinFETs) are good alternatives to conventional metal-oxide-semiconductor field-effect transistors (MOSFETs) because of their potential for controlling the effects of short channel, leakage current, propagation delay and power loss. Since SRAMs occupy most of the advanced processors’ space, main power consumption in these processors is attributed to these memories. In a common 6-transistor static random access memory (6T SRAM) cell, the capacitors of both bit lines must be charged and discharged when reading and writing tasks are performed. Thus, most of the power consumption is related to this mechanism. In this paper, 7-Transistor static random-access memory (7T SRAM) cell is proposed that is able to write using one of the bit lines. The results of simulation using HSPICE software and in 32 nm technology show that the power consumption of this cell during write operation when the value "0" is stored in the cell is at most 98.6% and it has decreased by 99.8% when the value "1" is present in the cell. Also, the amount of Static Noise Margin (SNM) in standby and cell reading modes is equal to 0.2025 and 0.2011 volts respectively.

References:


  1. Y.H. Chen, W.M. Chan, W.C. Wu, H.J. Liao, K.H. Pan and J.J. Liaw, “A 16 nm 128 Mb SRAM in high-κ metal-gate FinFET technology with write-assist circuitry for low-VMIN applications,” IEEE J. Solid-State Circuits, vol. 50, no. 1, pp. 170–177. Jan. 2018, doi: 10.1109/JSSC.2014.2349977.
    2.
  2. T. Kumar and S.L. Tripathi, “Implementation of CMOS SRAM Cells in 7, 8, 10 and 12-Transistor Topologies and their Performance Comparison,” International Journal of Engineering and Advanced Technology (IJEAT), vol. 8, pp. 227–229. Jan. 2019, doi: B10480182S219/19©BEIESP.
    3.
  3. A. Bhaskar, “Design and analysis of low power SRAM cells,” in 2017 Innovations in Power and Advanced Computing Technologies (i-PACT), 2017, doi: 10.1109/IPACT.2017.8244888.
    4.
  4. J. Shalf, “The future of computing beyond Moore’s Law,” Royal Society, Jan. 2020, doi: 10.1098/rsta.2019.0061.
    5.
  5. T. Suzuki, H. Yamauchi, Y. Yamagami, K. Satomi and H. Akamatsu, “A stable 2-port SRAM cell design against simultaneously read/write-disturbed accesses,” IEEE Journal of Solid-State Circuits, vol. 43, pp. 2109–2119, Sep. 2008, doi: 10.1109/JSSC.2008.2001872.
    6.
  6. R.E. Aly and M.A. Bayoumi, “Low-Power Cache Design Using 7T SRAM Cell,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 4, pp. 318-322, Apr. 2007, doi: 10.1109/TCSII.2006.877276.
    7.
  7. A. Teman, L. Pergament, O. Cohen and A. Fish, “A 250 mV 8 kb 40 nm ultra-low power 9T supply feedback SRAM (SF-SRAM),” IEEE Journal of Solid-State Circuits, vol. 46, pp. 2713–2726, Nov. 2011, doi: 10.1109/JSSC.2011.2164009.
    8.
  8. M. Ansari, H. Afzali-Kusha, B. Ebrahimi, Z. Navabi, A. Afzali-Kusha and M. Pedram, “A near-threshold 7T SRAM cell with high write and read margins and low write time for sub-20 nm FinFET technologies,” INTEGRATION, the VLSI journal, vol. 50, pp. 91–106, Jun. 2015, doi: 10.1016/j.vlsi.2015.02.002.
    9.
  9. A. Teman, A. Mordakhay, J. Mezhibovsky and A. Fish, “A 40-nm Sub-Threshold 5T SRAM Bit Cell with Improved Read and Write Stability,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 59, pp. 873–877, Dec. 2012, doi: 10.1109/TCSII.2012.2231020.
    10.
  10. E. Seevinck, F. J. List and J. Lohstroh, "Static-noise margin analysis of MOS SRAM cells," IEEE Journal of Solid-State Circuits, vol. 22, no. 5, pp. 748-754, Oct. 1987, doi: 10.1109/JSSC.1987.1052809.
    11.
  11. Y.B. Kim, Y.B. Kim and F. Lombardi, “Low Power 8T SRAM Using 32nm Independent Gate FinFET Technology,” in 2008 IEEE International SOC Conference, Sep. 2008, doi: 10.1109/SOCC.2008.4641521.
    12.
  12. R. Balwinder, A.K. Saxena and S. Dasgupta, “FinFET-based 6T SRAM cell design: analysis of performance metric, process variation and temperature effect,” Journal of Computational and Theoretical Nanoscience, vol. 12, pp. 2500–2506, Sep. 2015, doi: 10.1166/jctn.2015.4055.
    13.
  13. V. Sikarwar, S. Khandelwal and S. Akashe, “Analysis and Design of Low Power SRAM Cell Using Independent Gate FinFET,” Radioelectron.Commun. Syst, 2013, vol. 56, pp. 434–440. doi: 10.3103/S0735272713090021.
    14.
  14. M.S. Shairfe, M. Salahuddin and C. Mansun, “Eight- FinFET Fully Differential SRAM Cell with Enhanced Read and Write Voltage Margins,” IEEE Transactions on Electron Devices, vol. 62, pp. 2014–2021, May 2015, doi: 10.1109/TED.2015.2424376.
    15.
  15. S. Sanjana, S. Ramakrishna, R. RBanu and P. Shubham, “Design and Performance Analysis of 6T Sram Cell in 22nm CMOS and FinFET Technology Nodes,” in 2017 International Conference on Recent Advances in Electronics and Communication Technology (ICRAECT), Mar. 2017. doi: 10.1109/ICRAECT.2017.65.
    16.
  16. T.H. Kim, J. Liu, J. Keane and C.H. Kim, “Circuit techniques for ultra-low power subthreshold SRAMs,” IEEE International Symposium on Circuits and Systems (ISCAS), Seattle, WA, USA, 2008, pp. 2574-2577, doi: 10.1109/ISCAS.2008.4541982.
    17.
  17. J. Singh, D.K. Pradhan, S. Hollis, S.P. Mohanty and J. Mathew, “Single ended 6T SRAM with isolated read-port for low-power embedded systems,” Design, Automation & Test in Europe Conference & Exhibition, Nice, France, 2009, pp. 917-922, doi: 10.1109/DATE.2009.5090796.
    18.
  18. T. Azam, B. Cheng and D.R. S. Cumming, “Variability resilient low-power 7T-SRAM design for nano-scaled technologies,” in 11th International Symposium on Quality Electronic Design (ISQED), San Jose, CA, USA, 2010, pp. 9-14, doi: 10.1109/ISQED.2010.5450414.
    19.
  19. A. Sil, S. Bakkamanthala, S. karlapudi and M. Bayoumi, “Highly stable, dual-port, sub-threshold 7T SRAM cell for ultra-low power application,” in 10th IEEE International NEWCAS Conference, Montreal, QC, Canada, 2012, pp. 493-496, doi: 10.1109/NEWCAS.2012.6329064.
    20.
  20. D. Sylvester and T.N. Mudge, “Yield-driven near-threshold SRAM design,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Dec. 2010. doi: 10.1109/TVLSI.2009.2025766.
    21.
  21. P.F. Chiu, C.W. Wu, C.H. Chuang, S.S. Sheu, Y.S. Chen and M.J. Tsai, “Low Store Energy, Low VDDmin, 8T2R Nonvolatile Latch and SRAM with Vertical-Stacked Resistive Memory (Memristor) Devices for Low Power Mobile Applications” IEEE Journal of Solid-State Circuits, vol. 47, no. 6, pp. 1483-1496, Jun. 2012, doi: 10.1109/JSSC.2012.2192661.
    22.
  22. Z. Liu and V. Kursun, “Characterization of a Novel Nine-Transistor SRAM Cell,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 16, no. 4, pp. 488-492, Apr. 2008, doi: 10.1109/TVLSI.2007.915499.
    23.
  23. A.R. Ramani and K. Choi, “A novel 9T SRAM design in sub-threshold region,” IEEE INTERNATIONAL CONFERENCE ON ELECTRO/INFORMATION TECHNOLOGY, Mankato, MN, USA, 2011, pp. 1-6, doi: 10.1109/EIT.2011.5978615.
    24.
  24. M.H. Tu, J.Y. Lin, M.C. Tsai, C.Y. Lu,Y. J. Lin, M.H.Wang, H.S.Huang, K.D. Lee,W.C. Shih, S.J. Jou and C.T. Chuang, “A Single-Ended Disturb-Free 9T Subthreshold SRAM with Cross-Point Data-Aware Write Word-Line Structure, Negative Bit-Line, and Adaptive Read Operation Timing Tracing,” IEEE Journal of Solid-State Circuits, vol. 47, no. 6, pp. 1469-1482, Jun. 2012, doi: 10.1109/JSSC.2012.2187474.
    25.
  25. S. Singh, N. Arora, N. Gupta and M. Suthar, “Leakage reduction in differential 10T SRAM cell using Gated VDD control technique,” International Conference on Computing, Electronics and Electrical Technologies (ICCEET), Nagercoil, India, 2012, pp. 610-614, doi: 10.1109/ICCEET.2012.6203867.
    26.
  26. C.H. Lo and S.Y. Huang, “P-P-N Based 10T SRAM Cell for Low-Leakage and Resilient Subthreshold Operation,” IEEE Journal of Solid-State Circuits, vol. 46, no. 3, pp. 695-704, Mar. 2011, doi: 10.1109/JSSC.2010.2102571.
    27.
  27. A.K. Singh, C.M.R. Prabhu, S. W. Pin and T. C. Hou, “A proposed symmetric and balanced 11-T SRAM cell for lower power consumption,” IEEE Region 10 Conference, Singapore, 2009, pp. 1-4, doi: 10.1109/TENCON.2009.5396237.
    28.
  28. P. Upadhyay, R. Kar, D. Mandal and S.P. Ghoshal, “A design of low swing and multi threshold voltage based low power 12T SRAM cell,” Comput Electr Eng, Elsevier Ltd. Oct. 2014, doi: 10.1016/j.compeleceng.2014.10.020.
    29.
  29. S.K. Srivastavar1 and E.A. Kumar, “Characterization of 6T CMOS SRAM in 65nm and 120nm Technology using Low Power Techniques,” International Research Journal of Engineering and Technology (IRJET), Volume: 04 Issue: 07, Jul. 2017.
    30.
  30. T.H. Kim, J. Liu, J. Keane and C.H. Kim, “Circuit techniques for ultra-low power subthreshold SRAMs,” IEEE International Symposium on Circuits and Systems (ISCAS), Seattle, WA, USA, 2008, pp. 2574-2577, doi: 10.1109/ISCAS.2008.4541982.
    31.
  31. T.H. Kim, J. Liu, J. Keane and C.H. Kim, “A 0.2 V, 480 kb subthreshold SRAM with 1 k cells per bitline for ultra-lowvoltage computing,” IEEE Journal of Solid-State Circuits, vol. 43, pp. 518–529, Feb. 2008. doi: 10.1109/JSSC.2007.914328.
    32.
  32. J. Chen, L.T. Clark and T.H. Chen, “An ultra-low-power memory with a subthreshold power supply voltage,” IEEE Journal of Solid-State Circuits, vol. 41, pp. 2344–2353, Oct. 2006. doi: 10.1109/JSSC.2006.881549.
    33.
  33. B.H. Calhoun and A. Chandrakasan, “A 256kb Sub-threshold SRAM in 65nm CMOS,” IEEE International Solid State Circuits Conference - Digest of Technical Papers, Feb. 2006. doi: 10.1109/ISSCC.2006.1696325.
    34.
  34. H. Kumar and V.K. Tomar, “A Review on Performance Evaluation of Different Low Power SRAM Cells in Nano‑Scale Era,” Wireless Personal Communications, vol. 117, pp. 1959–1984, Nov. 2020. doi: 10.1007/s11277-020-07953-4.
    35.
  35. G. Torrens and B. Alorda, “A 65-nm Reliable 6T CMOS SRAM Cell with Minimum Size Transistors,” IEEE Transactions on Emerging Topics in Computing, vol. 7, pp. 445–457, Jul. 2019. doi: 10.1109/TETC.2017.2721932.
    36.
  36. A. Gadhe and U. Shirode, “Read stability and Write ability analysis of different SRAM cell structures,” International Journal of Engineering Research and Applications (IJERA), Vol. 3, Issue 1, Jan. –Feb. 2013, pp.1073-1078. doi:10.1109/JSSC.2006.883344.
    37.
  37. N. Gupta, A. Makosiej, A. Vladimirescu, A. Amara and C. Anghel, “3T-TFET bitcell based TFET-CMOS Hybrid SRAM design for Ultra-Low Power Applications,” Design, Automation & Test in Europe Conference & Exhibition (DATE), Dresden, 2016. doi:10.3850/9783981537079_0462.
    38.
  38. Y.N. Chen, M.L. Fan, V.P.H. Hu, P. Su and C.-T. Chuang, “Evaluation of Stability, Performance of Ultra-Low Voltage MOSFET, TFET, and Mixed TFET-MOSFET SRAM Cell with Write-assist Circuits,” IEEE Journal on Emerging and Selected Topics in Circuits and Systems, vol. 4, pp. 389-399, Dec. 2014. doi: 10.1109/JETCAS.2014.2361072.
    39.
  39. S. Kumar V and A. Noor, “Characterization and comparison of low power sram cells,” Journal of Electron Devices, Vol. 11, 2011, pp. 560-566.
    40.
_||_
Full-Text:
Design and Simulation of a Low-Power Static Random-Access Memory (SRAM) Cell based on FinFET Transistor

فاطمه ذوالفقاری سیچانی، محمد روح اله یزدانی، عاطفه سلیمی، مریم منعمیان

img0 

 

Technovations of Electrical Engineering in Green Energy System

img0 

Research Article                                                                                     (2025) 3(4):1-17

 

Design and Simulation of a Low-Power Static Random-Access Memory (SRAM) Cell based on FinFET Transistor

Fatemeh Zolfaghari Sichani1, M.Sc Student, Mohammad Rouhollah Yazdani1, Associate Professor,

 Atefeh Salimi1, Assistant Professor, Maryam Monemian2, Assistant Professor

 

1 Department of Electrical Engineering, Isfahan (Khorasgan) Branch, Islamic Azad University, Isfahan, Iran

2 Medical image and signal processing research center, Isfahan University of medical sciences, Isfahan, Iran

 

Abstract:

Fin field-effect transistors (FinFETs) are good alternatives to conventional metal-oxide-semiconductor field-effect transistors (MOSFETs) because of their potential for controlling the effects of short channel, leakage current, propagation delay and power loss. Since SRAMs occupy most of the advanced processors’ space, main power consumption in these processors is attributed to these memories. In a common 6-transistor static random access memory (6T SRAM) cell, the capacitors of both bit lines must be charged and discharged when reading and writing tasks are performed. Thus, most of the power consumption is related to this mechanism. In this paper, 7-Transistor static random-access memory (7T SRAM) cell is proposed that is able to write using one of the bit lines. The results of simulation using HSPICE software and in 32 nm technology show that the power consumption of this cell during write operation when the value "0" is stored in the cell is at most 98.6% and it has decreased by 99.8% when the value "1" is present in the cell. Also, the amount of Static Noise Margin (SNM) in standby and cell reading modes is equal to 0.2025 and 0.2011 volts respectively.

Keywords: Static memory cell, Random-access, FinFET transistor, Power consumption.

 

 

 

 

 

 

 

 

 

Received: 14 February 2023

Revised: 05 April 2023

Accepted: 08 June 2023

img0Corresponding Author: Dr. Mohamad Rouhollah Yazdani, m.yazdani@khuisf.ac.ir

DOI: 10.30486/TEEGES.2024.904827

img0 

img0 

فناوری‏های نوین مهندسی برق در سیستم انرژی سبز

         ..مقاله پژوهشی...       

طراحی و شبیه سازی سلول حافظه دسترسی تصادفی ایستا با توان مصرفی پایین مبتنی بر ترانزیستور فین‌فت

فاطمه ذوالفقاری سیچانی1، دانشجوی کارشناسی ارشد، محمد روح اله یزدانی1، دانشیار، عاطفه سلیمی1، استادیار ،

مریم منعمیان2، استادیار

1- دانشکده مهندسي برق، واحد اصفهان (خوراسگان)، دانشگاه آزاد اسلامی، خوراسگان، اصفهان، ايران

2- مرکز تحقیقات پردازش تصویر و سیگنال پزشکی، دانشگاه علوم پزشکی اصفهان، اصفهان، ايران

 

چكيده: ترانزیستور‌های اثر میدان (فین‌فت) به دلیل توانایی بالقوه در کنترل اثرات کانال کوتاه، جریان نشتی، تاخیر انتشار و اتلاف توان، جایگزین مناسبی برای ترانزیستور‌های معمولی فلزی-اکسید-نیمه هادی (ماسفت) می‌باشند. با توجه به اینکه حافظه‌های ایستا با دستیابی تصادفی، بیشترین فضای پردازنده‌های پیشرفته را اشغال می‌کنند، لذا عمده مصرف توان این پردازنده‌ها به این حافظه‌ها اختصاص می‌یابد. در سلول حافظه ایستا 6 ترانزیستوری رایج، هنگام خواندن و نوشتن، خازن‌های مربوط به خطوط بیت هردو باید بارگیری و تخلیه شوند. بنابراین قسمت عمده‌ای از مصرف توان، مربوط به این ساز‌و‌کار می‌باشد. در این تحقیق یک سلول حافظه 7 ترانزیستوری با استفاده از ترانزیستورهای فین‌فت با قابلیت نوشتن با استفاده از یکی از خطوط بیت پیشنهاد شده‌است. نتایج شیبه‌سازی با استفاده از نرم‌افزار اچ‌اس‌پایس و در فناوری 32 نانومتر نشان می‌دهد که مصرف توان این سلول در هنگام نوشتن زمانی که در سلول مقدار "0" ذخیره شده‌است، حداکثر به میزان %6/98 و هنگامی که در سلول مقدار "1" وجود دارد، به میزان %8/99 کاهش داشته‌است. همچنین میزان حاشیه امنیت در برابر نویز در حالت‌های آماده‌به‌کار و خواندن سلول به ترتیب برابر با 2025/0 و 2011/0 ولت می‌باشد.

 

واژه هاي كليدي: سلول حافظه ایستا، دسترسی تصادفی، ترانزیستور فین‌فت، مصرف توان.

 

 

 

 

 

 

 

 

تاریخ ارسال مقاله: ۲۵/۱۱/1401

img0تاریخ بازنگری مقاله: ۱۶/۰۱/140۲

تاریخ پذیرش مقاله: ۱۸/۰۳/140۲

نویسنده­ی مسئول: دکتر محمد روح اله یزدانی ، m.yazdani@khuisf.ac.ir

DOI: 10.30486/TEEGES.2024.904827

img0 

1-       مقدمه

با توسعه فناوری ساخت مدارهای مجتمع در دو دهه اخیر، کوچکتر شدن ابعاد در صنایع الکترونیک رشد چشمگیری داشته است. به عنوان مثال در زندگی امروزی دستگاه‌های الکترونیکی قابل حمل مانند گوشی‌های تلفن همراه هوشمند، کامپیوتر‌های کیفی و بسیاری موارد دیگر به بخش کلیدی در زندگی ما تبدیل شده‌اند. با کوچک‌سازی و بهبود عملکرد در ادوات CMOS1، مصرف بهینه انرژی مدارهای الکتریکی به یکی از مقوله‌های مهم تبدیل شده‌است ]1[.

حافظه‌های ایستا با دستیابی تصادفی2 به طور گسترده‌ای بر روی اکثر تراشه‌ها به عنوان حافظه موقت مورد استفاده قرار می‌گیرند و از مهمترین اجزای ریز پردازنده و سامانه‌های روی تراشه3 می‌باشد و به عنوان یک واحد ضروری در بسیاری از کاربرد‌های دستگاه‌های مقیاس بزرگ4 به کار برده می‌شوند ]2[. از طرف دیگر این حافظه‌ها بیش از 80% از فضای پردازنده‌های پیشرفته را اشغال کرده و بنابراین بیش از 60% از مصرف توان این پردازنده‌ها به این نوع از حافظه اختصاص می‌یابد ]3[. ترانریستورهای اثر میدان (فین‌فت5) به دلیل کاهش اثر کانال کوتاه6، جایگزین بسیار مناسبی برای ادوات CMOS هستند. برای عملکرد بهتر می‌توان از ترانزیستور فین‌فت با فناوری دو گیت استفاده کرد، که در این صورت به منظور کنترل جریان نشتی و مصرف توات پایین‌تر، هر دو گیت بطور مستقل کنترل می‌شوند ]4[. به دلیل بهبود دو مشخصه مصرف توان و فضای اشغال کمتر، راه حل‌هایی در سطح طراحی سلول و استفاده از ترانزیستور‌های جدید پیشنهاد شده‌است.

در تحقیق ]5[ یک سلول حافظه ایستا با دستیابی تصادفی 8 ترانزیستوری تفاضلی7 پیشنهاد شده‌است. در این سلول، مسیر خواندن داده، به صورت مجزا از مسیر نوشتن در نظر گرفته‌شده که این طراحی باعث افزایش حاشیه امنیت نویز8 گردیده‌است. همچنین بر خلاف سلول حافظه ایستا با دستیابی تصادفی 6 ترانزیستوری معمولی، حاشیه امنیت نویز خواندن9 و حاشیه امنیت نویز نگهداری10 در این سلول پیشنهادی تقریبا برابر است. از مشکلات این سلول می‌توان به پایین بودن حاشیه امنیت در حالت نوشتن11، تداخل داده در حالت خواندن و بالا بودن زمان نوشتن اشاره کرد. به منظور بر‌طرف کردن پایین بودن حاشیه امنیت نویز سلول حافظه در حالت نوشتن، در ]6[ یک سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری برای کاهش ضریب فاکتور فعالیت12 تخلیه13 در جفت خط بیت هنگام عملیات نوشتن طراحی شده است. اندازه ترانزیستورها در سلول بهینه به‌گونه‌ای انتخاب شده‌است که عملیات خواندن و نوشتن پایدار را تضمین کرده و نیز با حفظ تأخیر خواندن و نوشتن، حاشیه نویز ایستا را هم در مقدار قابل قبولی حفظ خواهد‌کرد. در این تحقیق، نتایج در یک فناوری CMOS 18/0 میکرومتر در دمای اتاق و برای ولتاژ تغذیه 8/1 ولت به دست آمده است. همپچنین به منظور کاهش جریان نشتی سلول حافظه در ]7[ سلول حافظه ایستا با دستیابی تصادفی 9 ترانزیستوری با قابلیت بازخورد14 در تغذیه جهت بهبود جریان نشتی پیاده‌سازی شده‌است. در واقع این سلول اصلاح شده سلول حافظه 8 ترانزیستوری تفاضلی در ]5[، که در بالا به آن اشاره شد، می‌باشد. در سلول پیشنهادی، از روش منبع تغذیه گیت شده15 برای کاهش جریان نشتی استفاده شده‌است. در این روش یک ترانزیستور PMOS16 به عنوان بازخورد منبع تغذیه در نظر گرفته‌شده، که باعث کاهش جریان نشتی در حالت آماده‌به‌کار17 سلول گردیده‌است. تداخل داده در زمان خواندن اطلاعات از معایب این سلول پیشنهادی می‌باشد. برای دستیابی به عملکرد بالا و مصرف توان پایین یک سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری در تحقیق ]8[ طراحی شده‌است. در این طراحی از ترانزیستور‌های با ولتاژ آستانه18 پائین و ولتاژ آستانه بالا به‌همراه دو ویژگی متفاوت در ولتاژ آستانه و همچنین یک ترانزیستور انتهایی برای کاهش جریان نشتی استفاده شده‌است. در این سلول ویژگی‌های خواندن و نوشتن با تنظیم ولتاژ آستانه ترانزیستور‌های دسترسی، راه‌انداز و بار بهبود یافته‌است. همچنین سلول پیشنهادی توان ایستا و پویا را کاهش می‌دهد اما برای عملیات نوشتن نیاز به مدار کمکی دارد. لذا برای غلبه بر مشکل عدم پایداری سلول در حالت نوشتن و خواندن، یک سلول حافظه ایستا با دستیابی تصادفی 5 ترانزیستوری نا‌متقارن در پژوهش ]9[ پیاده‌سازی شده‌است. برای طراحی این سلول ترانزیستور‌های با ولتاژ آستانه پایین، استاندارد و بالا در‌نظر گرفته شده‌است که عملکرد سلول در حالت آماده‌به‌کار را افزایش می‌دهد. بنابراین استفاده از این روش مصرف انرژی ایستا و زمان دسترسی را بهبود بخشیده‌است. همچنین در ]10[ یک سلول حافظه 6 ترانزیستوری متعارف طراحی شده‌است که شامل دو معکوس‌کننده متقابل و دو ترانزیستور NMOS19 به منظور دسترسی به سلول در هنگام عملیات خواندن و نوشتن در هر دو طرف گره‌های ذخیره‌سازی می‌باشد. برای یک عمیات نوشتن پایدار لازم است که یکی از خطوط بیت به "1" و دیگری به "0" تنظیم شوند. در این سلول در هنگام عملیات نوشتن احتمال تخلیه شدن خط بیتی که برابر مقدار "1" است، وجود ‌دارد. به این معنا که در سلول 6 ترانزیستوری متعارف، فاکتور فعالیت در مصرف توان در هنگام سوئیچ کردن خطوط بیت برابر با "1" می‌باشد.

به طور کلی، به منظور رفع مشکلات ذکر شده، برای فناوری‌های زیر 32 نانومتر، فین‌فت‌ها به عنوان بهترین جایگزین ممکن برای فناوری CMOS پیشنهاد می‌شوند. یکی از مهمترین مشخصه‌های ترانزیستور فین‌فت این است که بایاس گیت جلو و عقب ترانزیستور جهت کنترل جریان و ولتاژ آستانه، متفاوت تعریف می‌شود. استفاده از این مشخصه در طراحی سلول حافظه باعث کاهش توان پویا در حین عملیات نوشتن و افزایش حاشیه امنیت نویز شده‌است. جهت دستیابی به این منظور، در کار ]11[ یک ساختار سلول 8 ترانزیستوری با استفاده از فناوری فین‌فت با گیت مستقل20 پیشنهاد داده شده‌است. در این تحقیق مشخصه‌های دو سلول حافظه 6 ترانزیستوری و 8 ترانزیستوری در فناوری 32 نانومتر مورد بررسی قرار‌گرفته‌است. با استفاده از سلول جدید 8 ترانزیستوری مبتنی بر فین‌فت، مصرف توان حدود %48 کاهش و حاشیه امنیت نویز نسبت به سلول حافظه 6 ترانزیستوری معمولی به میزان %56 افزایش یافته‌است. از ایرادات این مدار می‌توان به پایین بودن حاشیه امنیت نویز در حالت نوشتن، اختلال در حالت خواندن و تاخیر نوشتن نسبتا بالا اشاره کرد. بررسی ساختار و عملکرد یک سلول حافظه ایستا با دستیابی تصادفی 6 ترانزیستوری متعارف مبتنی بر ترانزیستور فین‌فت در ]12[ نشان می‌دهد که این سلول، به دلیل تقسیم ولتاژ بین ترانزیستور‌های راه انداز و ترانریستورهای دسترسی، از اختلال21 خواندن ذاتی در ولتاژ پایین رنج می‌برد. علاوه بر این، محدودیت شدید در اندازه ترانزیستور دسترسی و ترانزیستور راه‌انداز باعث کاهش توانایی سلول در نوشتن، خواندن و حفظ پایداری سلول شده‌است. همچنین سلول دارای جریان نشتی بالایی است که عملکرد آن را تحت تاثیر قرار می‌دهد.

برای رفع این مشکلات به نظر می‌رسد سلول حافظه طراحی شده در پژوهش ]13[ جایگزین مناسبی باشد. در این طراحی یک سلول حافظه ایستا با دستیابی تصادفی 6 ترانزیستوری با استفاده از فناوری فین‌فت با گیت مستقل برای کاهش هم‌زمان مصرف توان در حالت فعال22 و حالت آماده‌به‌کار طراحی گردیده‌است که مصرف توان، فضای اشغالی و تاخیر کمتری نسبت به بقیه حالت‌ها دارد. در این تحقیق جریان نشتی و مصرف انرژی ترانزیستور فین‌فت با گیت مستقل با مدل گیت متصل مقایسه شده‌است. علاوه بر این، تکنیک‌های کاهش جریان نشتی نیز به کار گرفته شده‌است. همچنین به بررسی ترانزیستور فین‌فت با دو گیت مستقل پرداخته شده‌است و در سلول حافظه ایستا با دستیابی تصادفی از آن استفاده کرده‌است. در این سلول پیشنهادی جریان نشتی کاهش و پایداری اطلاعات افزایش یافته‌است. از معایب این طراحی می‌توان به این نکته اشاره کرد که سلول در ولتاژهای پایین به دلیل اختلاف ولتاژ بین ترانزیستور‌های دسترسی و ترانزیستور‌های راه‌انداز، در خواندن داده دچار اختلال می‌شود. علاوه بر این، محدودیت شدید در اندازه ترانزیستور دسترسی، ترانزیستور راه‌انداز و ترانزیستور بار وجود دارد. جهت بر‌طرف کردن مشکل عدم پایداری سلول، در مرجع ]14[ یک سلول حافظه ایستا با دستیابی تصادفی 9 ترانزیستوری جدید به صورت کاملا تفاضلی23 با استفاده از ترانزیستور‌های فین‌فت برای افزایش پایداری اطلاعات و بالا بردن حاشیه امنیت خواندن و نوشتن، پیشنهاد شده‌است. به‌همین منظور ترانزیستور‌های PMOS برای دسترسی به داده‌ها در حین عملیات خواندن، به سلول حافظه اضافه شده‌است. این دو ترانزیستور PMOS با ترانزیستور‌های دسترسی NMOS به صورت موازی قرار‌گرفته و از خطوط کنترلی مجزا برای بازخوانی اطلاعات استفاده می‌کنند. این سلول پیشنهادی دارای حاشیه امنیت نوشتن پایین در ولتاژ زیر آستانه می‌باشد. در این راستا،  در ]15[ سلول‌های حافظه 6 ترانزیستوری مبتنی بر CMOS و فین‌فت در فناوری 22 نانومتری طراحی و تحلیل شده‌است و معیارهای عملکرد سلول‌های حافظه ایستا با دستیابی تصادفی مقایسه گردیده‌است. از این طراحی استنباط می‌شود که هر دو مدار، حاشیه امنیت نویز پایداری را در منبع تغذیه یک ولت ارائه می‌دهند، ولی سلول حافظه ایستا با دستیابی تصادفی مبتنی بر فین‌فت به دلیل تحمل تنوع بالای فرآیند، عملکرد خواندن و نوشتن عالی‌تری دارد. تجزیه و تحلیل عملکرد نشان می‌دهد که سلول حافظه 6 ترانزیستوری مبتنی بر فین‌فت قدرت نشتی را در مقایسه با سلول حافظه 6 ترانزیستوری معمولی کاهش می‌دهد و تاخیر در هر دو عملیات نوشتن و خواندن به‌طور قابل توجهی کاهش می‌یابد. همچنین با تجزیه و تحلیل مقادیر حاشیه امنیت نویز مربوطه هر دو سلول حافظه ایستا با دستیابی تصادفی، اندازه‌گیری می‌شود که پایداری سلول حافظه 6 ترانزیستوری مبتنی بر فین‌فت در برابر نویز ساکن تحت عملیات خواندن به طور قابل‌توجهی افزایش می‌یابد. بنابراین این طرح‌ها تا حد زیادی ثبات نوشتن و خواندن سلول‌های حافظه 6 ترانزیستوری را استنباط می‌کنند و می‌توان از آن برای ساخت یک پیکربندی آرایه سلول‌ حافظه ایستا با دستیابی تصادفی به صورت n بیتی استفاده‌کرد. نتایج شبیه‌سازی نشان داد که سلول حافظه ایستا با دستیابی تصادفی مبتنی بر فین‌فت در مقایسه با سلول حافظه مبتنی بر CMOS تحمل بهتری نسبت به نویز ایستا دارد.

در این مقاله سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری مشابه با ساختار پیشنهادی در ]6[ ارائه شده‌است. در تحقیق ]6[ سلول حافظه پیشنهادی با استفاده از ترانزیستور‌های CMOS و تکنولوژی 18 میکرومتر طراحی شده‌است. در این کار از ترانزیستور‌های فین‌فت با دو گیت مستقل24 به جای ترانزیستور‌های CMOS متعارف استفاده شده‌است. در سلول حافظه 7 ترانزیستوری پیشنهادی، فاکتور فعالیت خطوط بیت در طول عملیات نوشتن کاهش یافته و به تبع آن مصرف توان نیز کاهش می‌یابد. طراحی این سلول به‌گونه‌ای است که عملیات خواندن و نوشتن درون سلول با بازخورد مثبت را تضمین می‌کند. شبیه سازی با استفاده از نرم‌افزار اچ‌اس‌پایس25 در فناوری 32 نانومتر و با منبع تغذیه 9/0 ولت انجام گردیده‌است.

در قسمت دوم مقاله نحوه عملکرد سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری پیشنهادی به هنگام خواندن و نوشتن توضیح داده شده‌است. همچنین میزان مصرف توان و جریان نشتی در این سلول پیشنهادی بررسی می‌گردد. در قسمت سوم مقاله پایداری سلول حافظه 7 ترانزیستوری بررسی می‌شود. به همین منظور حاشیه امنیت نویز در سلول پیشنهادی و تاثیر اندازه ترانزیستورها بر آن اندازه‌گیری و تحلیل می‌شود. نتایج حاصل از این مطالعه در قسمت چهارم ارائه می‌شود.

2-       سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری پیشنهادی

به منظور طراحی بهینه سلول حافظه مبتنی بر ترانزیستور فین‌فت، طول گیت در شبیه‌سازی 32 نانومتر و عرض آن برابر 80 نانومتر در‌نظر گرفته شده است. سایر مشخصات ترانزیستور در جدول (1) آورده شده است. تمامی شبیه‌سازی‌ها در نرم‌افزار اچ‌اس‌پایس انجام شده‌اند.

جدول (1): مشخصات ترانزیستور فین‌فت استفاده شده در شبیه‌سازی

مقدار

مشخصه

32

 طول گیت26 (نانومتر)

80

 عرض کانال گیت27 (نانومتر)

9/0

منبع تغدیه (ولت)

4/1

ضخامت اکسید گیت28 (نانومتر)

29/0

ولتاژ آستانه ترانزیستور NMOS (ولت)

25/0-

ولتاژ آستانه ترانزیستور PMOS (ولت)

 

در سلول حافظه پیشنهادی 7 ترانزیستوری، مطابق با شکل (1) یک ترانزیستور NMOS دوگیتی در مسیر بازخورد بین دو معکوس کننده اضافه شده‌است. قطع و وصل شدن مسیر بازخورد به روشن یا خاموش بودن ترانزیستور N5 بستگی دارد و عملیات نوشتن در سلول تنها از طریق خط BLB انجام می‌شود.

img0 

شكل (1): سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری پیشنهادی با استفاده از ترانزیستور‌های فین‌فت

2-1-       عملیات نوشتن

در عملیات نوشتن در سلول حافظه 7 ترانزیستوری پیشنهادی، ابتدا خط BLB تا میزان VDD بارگیری29 شده، ترانزیستور N4 خاموش و ترانزیستور N3 روشن می‌شود. ترانزیستور N5 نیز خاموش می‌گردد تا مسیر بازخورد دو معکوس کننده قطع شده و سلول پیشنهادی همانطور که در شکل (2) نشان داده شده‌است، مانند دو معکوس کننده پشت سرهم عمل می‌کند.

img0 

شكل (2): سلول 7 ترانزیستوری پیشنهادی در حین عملیات نوشتن

هنگام خواندن از سلول پیشنهادی، خط BLB تا میزان "0" تخلیه می‌شود. بنابراین گره Q2 مقدار "0" را در خود دارد که باعث روشن شدن ترانزیستور P2 و "1" شدن گره Q می‌گردد. سپس ترانزیستور N1 روشن شده و مقدار "0" در گره QB، و "1" در گره Q ذخیره می‌گردد. در پایان عملیات نوشتن، ترانزیستور N3 خاموش و N5 روشن می‌شود تا ارتباط بین دو معکوس کننده مجددا برقرار شده و پایداری داده ذخیره شده حفظ شود.

برای نوشتن مقدار "0" در سلول، ابتدا خط BLB تا VDD بارگزاری شده و ترانزیستور‌های N4 و N5 مطابق شکل (3) خاموش می‌شوند. با روشن شدن ترانزیستور N2، مقدار "0" در گره Q و با روشن شدن ترانزیستور P1، مقدار "1" در گره QB ذخیره می‌شود. در عملیات ذخیره‌سازی "1"، خط BLB تخلیه می‌شود و میزان توان مصرفی سلول پیشنهادی در مقایسه با سلول حافظه 6 ترانزیستوری تفاوت چندانی ندارد. برای ذخیره‌سازی "0"، نیازی به تخلیه شدن خط BLB نیست و بنابراین فاکتور فعالیت تخلیه شدن خط BLB کمتر از یک خواهد بود و به تخلیه در عملیات نوشتن "1" بستگی دارد.

 

مسیر نوشتن 

شكل (3): مسیر نوشتن در سلول پیشنهادی

2-2-       عملیات خواندن

در عملیات خواندن از سلول پیشنهادی، خطوط BL و BLB تا مقدار VDD بارگزاری شده و هر دو سیگنال WL و R روشن و ترانزیستور N5 نیز روشن می‌شود. اگر در گره Q مقدار "0" ذخیره شده‌باشد، مسیر خواندن مطابق شکل (4-الف) از طریق ترانزیستور‌های N2 و N4 برقرار می‌شود. اگر گره Q مقدار "1" را در خود ذخیره کرده‌باشد، خواندن مطابق شکل (4-ب) از طریق سه ترانزیستور N3، N5 و N1 که به صورت سری با یکدیگر قرار‌گرفته‌اند انجام می‌شود.

img0                      img0

        (الف)                                                             (ب)

شكل (4): (الف) مسیر خواندن "0"، (ب) مسیر خواندن "1"

 

جدول (2): مقایسه مصرف توان نوشتن برای حالت‌های مختلف داده در سلول حافظه 7 ترانزیستوری پیشنهادی و سلول حافظه 6 ترانزیستوری متعارف

کاهش مصرف توان

(%)

مصرف توان در سلول حافظه 7 ترانزیستوری (میکرو‌وات)

مصرف توان در سلول حافظه 6 ترانزیستوری (میکرو‌وات)

وضعیت بیت در عملیات نوشتن

1/98

4231/0

74/22

0"0 

6/98

1203/1

794/79

1"0 

8/99

22367/0

184

1"1 

8/99

14622/0

141/93

0"1 

 

2-3-       مصرف توان

در سلول حافظه 7 ترانزیستوری پیشنهادی از یک ترانزیستور NMOS بین دو معکوس‌کننده استفاده شده‌است. در این سلول عملیات نوشتن از طریق یکی از خطوط بیت انجام می‌گیرد. لذا هنگامی که باید مقدار "0" در سلول نوشته شود، خط BLB به مقدار "1" بارگزاری می‌شود و از خط BL استفاده نمی‌گردد. به‌طور مشابه هنگامی که باید مقدار "1" در سلول نوشته شود، خط BLB به مقدار "0" تخلیه می‌گردد و از خط BL استفاده نمی‌شود. این موضوع باعث می‌شود فقط هنگام نوشتن مقدار "0" درون سلول، خط BLB بارگزاری گردد. لذا ضریب فعالیت سوئیچینگ خطوط بیت این سلول کاسته ‌شده و میزان مصرف توان آن بسیار کاهش می‌یابد. بنابراین میزان مصرف توان پویا در مدار پیشنهادی به علت فرآیند نوشتن یک طرفه به طور ذاتی کاهش یافته‌است. در جدول (2) میزان مصرف توان سلول حافظه 7 ترانزیستوری پیشنهادی با سلول 6 ترانزیستوری متعارف توسط نرم‌افزار اچ‌اس‌پایس محاسبه و با یکدیگر مقایسه شده‌اند. همین‌طور که مشاهده می‌شود میزان توان مصرفی سلول پیشنهادی در عملیات نوشتن، زمانی که در سلول مقدار "0" ذخیره شده‌است و مقدار "1" در آن نوشته می‌شود به میزان %6/98 و هنگامی که در سلول مقدار "1" وجود دارد و مقدار "0" یا "1" در آن نوشته می‌شود به میزان %8/99 کاهش داشته‌است.

جدول (3) نتایج مقایسه‌ی میزان مصرف توان در عملیات نوشتن سلول پیشنهادی با چندین سلول حافظه ایستا در مقالات دیگر را نشان می‌دهد. با توجه به جدول، کمترین میزان مصرف توان مربوط به تحقیق ]25[ می‌باشد که مقدار 1/2 میکرووات در ولتاژ تغذیه 65/1 ولت گزارش شده‌است. در این کار، با استفاده از تکنیک کنترل منبع تغذیه گیت‌شده، میزان توان مصرفی سلول 10 ترانزیستوری دیفرانسیلی کاهش یافته است. در ]16[ چندین روش برای طراحی سلول حافظه در ولتاژ زیر ناحیه آستانه با فناوری 130 نانومتر و با منبع تغذیه 2/0 ولت بیان گردیده‌است. با استفاده از روش اثر کانال کوتاه معکوس30 میزان مصرف توان در سلول حافظه 6 ترانزیستوری متعارف 234/9 میکرو‌وات محاسبه شده‌است. در ]17[ به منظور کاهش مصرف توان ترانزیستور تک‌پایانی31 جهت طراحی سلول حافظه به‌کار گرفته شده‌است و میزان مصرف توان برابر 178/7 میکرو‌وات اندازه‌گیری شده‌است.

 

جدول (3): مقایسه مصرف توان نوشتن در سلول‌های حافظه 

مصرف توان (میکرو‌وات)

منبع تغدیه (ولت)

فناوری (نانومتر)

سلول حافظه

1203/1

9/0

32- فین‌فت

سلول 7 ترانزیستوری پیشنهادی

234/9

2/0

130- CMOS

6 ترانزیستری متعارف ]16[

178/7

5/0

65- CMOS

6 ترانزیستوری تک‌پایانی ]17[

924/6

1

45- CMOS

7 ترانزیستوری ]18[

374/6

45/0

90- CMOS

7 ترانزیستوری زیر ناحیه آستانه ]19[

478/8

1/1

65- CMOS

8 ترانزیستوری ]20[

158/6

45/0

مقاومت حافظه‌دار

8 ترانزیستوری با حافظه‌های مقاومتی عمودی ]21[

901/7

1

65- CMOS

9 ترانزیستوری ]22[

156/6

3/0

45- CMOS

9 ترانزیستوری در ناحیه زیر آستانه ]23[

789/5

5/0

65- CMOS

9 ترانزیستوری تک‌پایانی ]24[

1/2

65/1

45- CMOS

10 ترانزیستور کاملا تفاضلی ]25[

895/5

285/0

90- CMOS

10 ترانزیستوری مبتنی بر پی‌پی‌ان ]26[

957/4

5/2

250- CMOS (25/0 میکرو‌وات)

11 ترانزیستوری ]27[

734/3

1

45- CMOS

12 ترانزیستوری بر اساس ولتاژ چند آستانه‌ای ]28[

2

2/1

65- CMOS

6 ترانزیستوری ]29[

5

2/1

120- CMOS

6 ترانزیستوری ]29[

پژوهش ]18[ در طراحی سلول حافظه از زمین شناور32 استفاده کرده‌است که در آن توان برابر با 924/6 میکرو‌وات بدست‌آمده‌است. در ]21[ سلول حافظه با استفاده از مقاومت حافظه‌دار33 طراحی و مورد بررسی قرار گرفته‌است که در آن مصرف توان 158/6 میکرو‌وات اندازه‌گیری شده‌است. در ]29[ سلول حافظه 6 ترانزیستوری در دو فناوری 65 نانومتر و 120 نانومتر با منبع تغذیه 2/1 ولت بررسی و مقایسه‌شده‌اند که طی آن مصرف توان سلول حافظه در فناوری 65 نانومتر به میزان قابل توجهی کاهش یافته‌است. در روش پیشنهادی بیشترین میزان مصرف توان در حالت نوشتن مقدار 1203/1 میکرووات می‌باشد که در مقایسه با سایر کارها بهبود داشته‌است.

2-4-       جریان نشتی

جریان نشتی در فناوری‌های نانومتری دارای چندین مؤلفه هستند که مهمترین آنها جریان نشتی زیر آستانه می‌باشد که به صورت نمایی با ولتاژ آستانه رابطه دارد. میزان جریان نشتی ترانزیستور فین‌فت در رابطه (1) نشان داده شده‌است. طبق این رابطه در صورت کاهش میزان ولتاژ درین ، میزان VDS کاهش می‌یابد و در نتیجه میزان جریان نشتی و به تبع آن میزان توان نشتی کاهش می‌یابد ]31[.

(1)                                                                                                       img0

در رابطه فوق μ قابلیت حرکت حامل‌ها، Cox اندازه خازن واحد اکسید، Vt ولتاژ دمایی34 ، VGS اختلاف پتانسیل بین گیت و سورس ترانزیستور، VDS اختلاف پتانسیل بین درین و سورس ترانزیستور و ŋ ضریب DIBL35 می‌باشد. متغیر n ضریب ناحیه زیر آستانه36 است.

برای بدست آوردن جریان نشتی سلول حافظه 7 ترانزیستوری پیشنهادی، میزان جریانی که در حالت آماده‌به‌کار از منبع ولتاژ کشیده می‌شود توسط نرم‌افزار اچ‌اس‌پایس محاسبه شده‌است. سلول در حالت آماده‌به‌کار در‌نظر گرفته شده، بنابراین ترانزیستور‌های N3 و N4 خاموش و ترانزیستور N5 روشن می‌باشد. میزان جریان نشتی و مصرف توان در این حالت در جدول (4) نشان داده شده‌است.

جدول (4): میزان جریان نشتی و مصرف توان سلول حافظه 7 ترانزیستوری پیشنهادی در حالت آماده‌به‌کار

جریان نشتی (میکرو‌وات)

مصرف توان (میکرو‌وات)

سلول حافظه 

234/0

22397/0

6 ترانزیستوری پیشنهادی

3-       پایداری سلول حافظه 7 ترانزیستوری پیشنهادی

پایداری، اولین و مهمترین مشخصه یک سلول حافظه است. پرکاربردترین مشخصه‌ای که پایداری با آن سنجیده می‌شود معیار حاشیه امنیت نویز ایستا است. حاشیه امنیت نویز ایستا برای سلول حافظه، حداکثر ﺳﯿﮕﻨﺎﻟﯽ اﺳﺖ ﮐﻪ یک سلول حافظه ایستا با دستیابی تصادفی در گره های ورودی خود ﻣﯽﺗﻮانند ﺗﺤﻤﻞ کنند، ﺑﻄﻮرﯾﮑﻪ سلول ﻋﻤﻠﮑﺮد ﺻﺤﯿﺢ ﺧﻮد را در زمان خواندن و نوشتن داده ﺣﻔﻆ نماید. یکی از روش‌های بدست آوردن ﺣﺎﺷﯿﻪ امنیت ﻧﻮﯾﺰ، اﺳﺘﻔﺎده از ﻣﻨﺤﻨﯽ ﻣﺸﺨﺼﻪ اﻧﺘﻘﺎﻟﯽ37 وﻟﺘﺎژ ورودي نسبت ﺑﻪ ﺧﺮوﺟﯽ می‌باشد. اﯾﻦ روش برای نخستین بار ﺗﻮﺳﻂ هیل38 در ﺳﺎل 1967 ﺗﺸﺮﯾﺢ ﺷﺪه اﺳﺖ ]32[.

روش مرسوم برای اندازه‌گیری شاخص حاشیه امنیت نویز در سلول حافظه طبق ]10[ بدین شرح می‌باشد: ابتدا در نرم‌افزار اچ‌اس‌پایس دو معکوس کننده ﺑﺎ دو منبع اختلال ﺑﯿﻦ ورودي و ﺧﺮوﺟﯽ مطابق شکل (5) پیاده‌سازی شده‌است.

 

img0 

شكل (5): مدار مدل شده توسط منبع نویز جهت محاسبه حاشیه امنیت نویز در سلول حافظه 7 ترانزیستوری پیشنهادی

 

سپس منحنی VTC مربوط به هر دو مدار معکوس کننده بدست آورده شده و توسط نرم‌افزار متلب39 در یک نمودار رسم می‌شوند. در این منحنی که شبیه یک پروانه است، بایستی بزرگترین مربعی که بتوان داخل کوچکترین بال این پروانه قرار داد را پیدا کرد. مشخصه حاشیه امنیت نویز مورد نظر، قطر این مربع است. هر چه مقدار قطر بزرگتر باشد، پایداری سلول نیز بیشتر است. جهت محاسبه میزان حاشیه امنیت نویز و پیدا کردن قطر مربع درون بال‌های منحنی پروانه‌ای با استفاده از نرم‌افزار متلب طبق ]33[، دو مدار DC نشان داده‌شده در شکل (6) شبیه‌سازی می‌شوند. برای بدست آوردن کوچکترین قطر مربعی که درون بال‌های نمودار پروانه‌ای قرار می‌گیرد، ابتدا منحنی پروانه‌ای را مطابق با شکل (7) به میزان 45 درجه چرخانده، سپس اختلاف دو نمودار چرخانده‌شده را بدست آورده و مقادیر حداکثر و حداقل منحنی مذکور را بدست می‌آوریم. در مرحله بعدی حداقل قدر مطلق دو مقدار حداکثر و حداقل را یافته و عدد حاصل را طبق رابطه (2) در ضریب  ضرب می‌کنیم تا مقدار حاشیه امنیت نویز بدست‌آید ]34[.

 

(2)                                                     img0 

 

در معادله بالا v1 و v2 مشخصات منحنی‌های معکوس کننده هستند و u شامل ولتاژ DC ، برای بدست آوردن v1 و v2 می‌باشد. در ادامه حاشیه امنیت سلول حافظه پیشنهادی در حالت‌های آماده‌به‌کار، خواندن و نوشتن در سلول بررسی شده‌است.

 

img0 

شکل (6): مدل مداری معادلات برای پیدا کردن قطر مربع تعبیه شده در منحنی پروانه‌ای]10[

 

M:\new f _ 6-98\snm پروانه ای\45 DARAJE.jpg 

شکل (7): ﺗﺨﻤﯿﻦ حاشیه امنیت نویز ﺑﺎ ﭼﺮﺧﺶ 45 درﺟﻪ‌اي ﺳﯿﺴﺘﻢ مختصات

 

3-1-       حاشیه امنیت نویز در حالت آماده‌به‌کار سلول حافظه پیشنهادی

حاشیه امنیت نویز در زمان آماده‌به‌کار سلول به این معناست که به ازاء چه میزان از نویز در زمان نگهداری40 ، سلول حافظه تغییر وضعیت می‌دهد ]34[. در سلول حافظه 7 ترانزیستوری پیشنهادی در حالت آماده‌به‌کار، ترانزیستور‌های N3 و N4 خاموش و ترانزیستور N5 روشن در نظر گرفته می‌شود. برای اندازه‌گیری حاشیه امنیت نویز در حالت آماده‌به‌کار و رسم نمودار پروانه‌ای، مطابق شکل (5)، منابع ولتاژ نویز VQ و VQB را به سلول اضافه کرده و میزان نویز را با شیب 01/0 از 0 تا 9/0 افزایش می‌دهیم. سپس ولتاژ گره‌های QB و Q را برحسب منبع ولتاژ VQ و VQB مطابق شکل (8-الف) رسم می‌کنیم و منحنی پروانه‌ای حاصل را برای محاسبه اندازه‌گیری حاشیه امنیت نویز در حالت آماده‌به‌کار طبق شکل (8-ب) به میزان 45 درجه نسبت به محور مختصات چرخانده و طول ضلع مربع داخل بال‌ها را اندازه می‌گیریم. طبق محاسبات انجام شده در نرم‌افزار متلب، میزان اندازه‌گیری حاشیه امنیت نویز در حالت آماده‌به‌کار سلول پیشنهادی برابر با 2025/0 ولت اندازه‌گیری شد.

E:\fffffffffff\پوشه اصلی پایان نامه\پایان نامه نهایی FiNFET\HSNM.jpg E:\fffffffffff\پوشه اصلی پایان نامه\پایان نامه نهایی FiNFET\HSNM-45.jpg

(الف)                                                         (ب)

شکل (8): (الف) منحنی پروانه‌ای اندازه‌گیری حاشیه امنیت نویز در حالت آماده‌به‌کار سلول حافظه 7 ترانزیستوری پیشنهادی. (ب) منحنی پروانه‌ای حاشیه امنیت نویز در حالت آماده‌به‌کار با چرخش 45 درجه

 

img0 

شکل (9): مقایسه منحنی‌های پروانه‌ای حاشیه امنیت نویز در حالت خواندن و آماده به‌کار ]34[

 

3-2-       حاشیه امنیت نویز در حالت خواندن از سلول حافظه 7 ترانزیستوری پیشنهادی

حاشیه امنیت نویز در حالت خواندن به این معناست که چه میزان نویز نیاز است برای اینکه مقدار نوشته شده درون سلول حافظه با دسترسی تصادفی در هنگام فرآیند خواندن تغییر کند. بنابراین حاشیه امنیت نویز در حالت خواندن از سلول حافظه یک فاکتور بسیار مهم در فرآیند طراحی سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری می‌باشد ]10[. برای محاسبه حاشیه امنیت نویز در حالت خواندن مشابه مدار قبل عمل می‌شود با این تفاوت که ترانزیستور‌های دسترسی N4 و N5 در حالت روشن قرار دارند و خطوط BL و BLB تا میزان VDD بارگذاری می‌شوند. سپس با استفاده از منحنی پروانه‌ای مقدار حاشیه امنیت نویز در حالت خواندن بدست می‌آیدکه این مقدار در سلول پیشنهادی برابر با 2011/0 ولت اندازه‌گیری شد.

3-3-       حاشیه امنیت نویز در هنگام نوشتن در سلول حافظه 7 ترانزیستوری پیشنهادی

عملیات نوشتن در سلول حافظه پیشنهادی یک عملیات پایدار است، زیرا در نوشتن "1"، ترانزیستور N2 هنگام عبور دادن "0" به خوبی تخلیه شده و تغییر حالت می‌دهد. از طرفی در نوشتن "0" خط BLB تخلیه شده و ترانزیستور N5 خاموش می‌شود. با انتخاب اندازه مناسب برای ترانزیستور‌های PMOS و NMOS مقدار "0" به درستی در سلول نوشته می‌شود.

در شکل (9) منحنی پروانه‌ای حاشیه امنیت نویز در حالت خواندن و آماده به‌کار با یکدیگر مقایسه شده‌اند. همانطور که مشاهده می‌شود، مقدار حاشیه امنیت نویز در حالت خواندن بسیار کمتر از حاشیه امنیت نویز در زمان آماده‌به‌کار است.

3-4-       تاثیر تغییر اندازه ترانزیستور‌ها بر حاشیه امنیت نویز در حالت خواندن از سلول حافظه

سلول حافظه ایستا با دستیابی تصادفی در هنگام عملیات خواندن در برابر نویز بسیار آسیب‌پذیر می‌باشد. زیرا برای خواندن مقدار "0" ذخیره شده در سلول، خط بیت باید تا مقدار ولتاژ تغذیه پیش‌بارگیری41 گردد. بنابراین تقسیم ولتاژی بین ترانزیستور دسترسی و ترانزیستور NMOS که در قسمت پائین‌کش42 مدار قرار‌گرفته‌است، ایجاد می‌شود که این مقدار ولتاژ باید از ولتاژ مورد نیاز جهت تغییر وضعیت مقدار داخل سلول حافظه ایستا با دستیابی تصادفی کمتر باشد. در واقع اگر این ولتاژ بیشتر از ولتاژ آستانه گردد، سلول تغییر وضعیت می‌دهد و فرآیند خواندن با خطا روبه‌رو می‌شود ]35[.

بنابراین می‌توان به این نتیجه رسید که نسبت اندازه ترانزیستور‌های پائین‌کش به اندازه ترانزیستور‌های دسترسی در سلول حافظه ایستا، از عوامل موثر بر حاشیه امنیت نویز در حالت خواندن از سلول می‌باشد. پس به منظور صحت عملیات نوشتن و همچنین عدم بروز خطا در زمان خواندن، اندازه ترانزیستور‌ها باید از قاعده مشخصی پیروی کنند ]36[. در ادامه تاثیر تغییر اندازه ترانزیستور‌ها بر روی حاشیه امنیت نویز در حالت خواندن از سلول پیشنهادی با رسم نمودار پروانه‌ای بررسی شده‌است.

از آنجایی‌که سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری پیشنهادی برای خواندن "0" و "1" دارای دو مسیر غیر‌متقارن است، شکل منحنی پروانه‌ای آن شامل دو لپ غیر‌متقارن و وابسته به اندازه ترانزیستور‌های سلول می‌باشد. نمودار حاشیه امنیت نویز از دو منحنی افقی و عمودی تشکیل شده‌است. منحنی عمودی وابسته به اندازه ترانزیستور‌های N2، P2 و N4 و منحنی افقی وابسته به اندازه ترانزیستورهای N1، N3، P1 وN5  می‌باشد. با افزایش اندازه ترانزیستور N1 یا N5، منحنی افقی به سمت پایین کشیده می‌شود و لپ سمت چپ منحنی پروانه‌ای بزرگتر می‌شود که در شکل (10) نمایش داده شده‌است. این در حالی است که با افزایش اندازه ترانزیستور N3، لپ سمت چپ منحنی پروانه‌ای جمع‌تر می‌شود. با افزایش اندازه ترانزیستور N2  منحنی عمودی به سمت چپ انتقال پیدا می‌کند و باعث می‌شود که لپ سمت راست منحنی پروانه‌ای بزرگتر شود.

E:\fffffffffff\پوشه اصلی پایان نامه\پایان نامه نهایی FiNFET\SIZE.jpg 

شکل (10): تاثیر تغییر اندازه ترانزیستور‌ها در نمودار پروانه‌ای حاشیه امنیت نویز در حالت خواندن از سلول پیشنهادی

در جدول (5) مقادیر محاسبه شده حاشیه امنیت نویز در حالت آماده‌به‌کار و خواندن از سلول پیشنهادی بیان شده‌است. همچنین مقادیر حاشیه امنیت نویز با افزایش اندازه ترانزیستورها محاسبه و ذکر شده‌است.

جدول (5): مقادیر محاسبه شده حاشیه امنیت نویز در حالت آماده‌به‌کار و خواندن از سلول حافظه 7 ترانزیستوری پیشنهادی با افزایش اندازه ترانزیستورها

حاشیه امنیت نویز (ولت)

وضعیت سلول

2025/0

آماده‌به‌کار  (سلول پیشنهادی)

2011/0

خواندن  (سلول پیشنهادی)

2419/0

خواندن، افزایش اندازه ترانزیستور N2

0618/0

خواندن، افزایش اندازه ترانزیستور N3

2025/0

خواندن، افزایش اندازه ترانزیستور P1

2194/0

خواندن، افزایش اندازه ترانزیستور N5

 

جدول (6): مقایسه حاشیه امنیت نویز در حالت آماده‌به‌کار و خواندن در سلول حافظه 7 ترانزیستوری پیشنهادی با سایر تحقیقات

حاشیه امنیت نویز در حالت خواندن (میلی‌ولت)

حاشیه امنیت نویز در حالت آماده‌به‌کار (میلی‌ولت)

سلول حافظه

201

5/202

7 ترانزیستوری پیشنهادی

125

---

6 ترانزیستوری Tied ]11[

136

---

6 ترانزیستوری Ind ]11[

181

---

8 ترانزیستوری Tied ]11[

190

---

8 ترانزیستوری Ind ]11[

223

440

6 ترانزیستوری ]36[

440

440

8 ترانزیستوری ]36[

440

440

9 ترانزیستوری ]36[

100

100

3 ترانزیستوری ]37[

170

170

8 ترانزیستوری ]38[

82

---

10 ترانزیستوری کیم ]38[

24

---

6 ترانزیستوری ]33[

100

---

11 ترانزیستوری ]39[

44

---

6 ترانزیستوری ]39[

 

مقدار حاشیه امنیت نویز در زمان خواندن از سلول پیشنهادی برابر با 2011/0 ولت می‌باشد. با افزایش اندازه ترانزیستور N5 بیشترین میزان حاشیه امنیت نویز در زمان خواندن از سلول حاصل شده‌است. با در نظر گرفتن اینکه افزایش اندازه ترانزیستور N5 باعث افزایش اندازه سلول حافظه ایستا با دستیابی تصادفی می‌شود و بین میزان حاشیه امنیت نویز و افزایش اندازه ترانزیستور N5، بده بستان وجود دارد سلول حافظه پیشنهادی بهترین انتخاب می‌باشد.

برای بررسی میزان کاهش حاشیه امنیت سلول حافظه 7 ترانزیستوری پیشنهادی در عملیات خواندن و در حالت آماده‌به‌کار، این مشخصه با سایر تحقیقات در جدول (6) مقایسه شده‌است. با توجه به جدول، حاشیه امنیت نویز در حالت خواندن برای سلول حافظه 8 ترانزیستوری فین‌فت با گیت مستقل، سلول 6 ترانزیستوری با گیت مستقل، 6 ترانزیستوری و 8 ترانزیستوری با گیت گره‌خورده43 به ترتیب مقادیر 190، 136، 125 و 181 میلی‌ولت محاسبه شده‌است ]11[. در ]36[ چندین سلول حافظه در فناوری 32 نانومتر مبتنی بر CMOS بررسی و با یکدیگر مقایسه شده‌اند. نتیجه این تحقیق بیان می‌کند که سلول حافظه 9 ترانزیستوری با 440 میلی‌ولت بهترین حاشیه امنیت نویز در حالت خواندن را دارد و میزان حاشیه امنیت نویز در حالت آماده‌به‌کار برای هر سه سلول حافظه برابر مقدار 440 میلی‌ولت است. در ]37[ و ]38[ سلول حافظه 3 ترانزیستوری و 8 ترانزیستوری مبتنی بر ترانزیستور‌های تونلی44 طراحی شده‌است. حاشیه امنیت نویز برای سلول 3 ترانزیستوری برای هر دو حالت مقدار 100 میلی‌ولت و برای حافظه 8 ترانزیستوری مقدار 170 میلی‌ولت اندازه‌گیری شده‌است. در ]33[ حاشیه امنیت نویز سلول حافظه 6 ترانزیستوری متعارف مقدار 24 میلی‌ولت گزارش شده‌است که در مقایسه با آن حاشیه امنیت نویز سلول10 ترانزیستوری طراحی شده در ]38[ افزایش حدود 3 برابری داشته‌است. همچنین این مقدار در کار ]39[ برای سلول حافظه 6 ترانزیستوری متعارف و سلول حافظه 11 ترانزیستوری در ولتاژ 8/0 منبع تغذیه به ترتیب مقادیر 44 و 100 میلی‌ولت می‌باشد. مقدار حاشیه امنیت نویز در حالت خواندن و آماده‌به‌کار در سلول پیشنهادی مقادیر 5/202 و 201 میلی‌ولت بدست‌آمده‌است. اگرچه این مقادیر به نتایج تحقیق ]36 [نرسیده‌است ولی در مقایسه با اکثر تحقیقات بهبود قابل قبولی داشته‌است. لازم به ذکر است که مقدار حاشیه امنیت نویز در حالت آماده‌به‌کار در بعضی از تحقیقات گزارش نشده و در جدول (6) نمایش داده نشده است.

4-       نتیجه‌گیری

در این مقاله یک سلول حافظه ایستا با دستیابی تصادفی 7 ترانزیستوری با توان مصرفی پایین با استفاده از ترانزیستور‌های فین‌فت طراحی شده‌است. این ترانزیستورها تلفات توان، جریان نشتی و تاخیر انتشار کمتری نسبت به  ترانزیستور‌های ماسفت45 دارند و جایگزین مناسبی برای آنها هستند. حافظه‌های ایستا با دستیابی تصادفی عمده فضا را در پردازنده‌های پیشرفته اشغال می‌کنند بنابراین بیشترین مصرف توان پردازنده به این حافظه‌ها اختصاص می‌یابد. در سلول حافظه ایستا با دستیابی تصادفی پیشنهاد شده نوشتن تنها از طریق یکی از خطوط بیت انجام می‌شود که طبق نتایج شبیه‌سازی انجام شده با کاهش جریان نشتی، مصرف توان این سلول به میزان قابل توجهی کاهش می‌یابد. میزان توان مصرفی در عملیات نوشتن، به طور متوسط به میزان 99% کاهش داشته‌است. در ادامه، حاشیه امنیت در برابر نویز این سلول حافظه 7 ترانزیستوری نیز مورد ارزیابی قرار گرفته‌است. میزان حاشیه امنیت این سلول در عملیات خواندن و در حالت آماده‌به‌کار به ترتیب برابر با 2011/0 و 2025/0 ولت می‌باشد که این مقادیر در مقایسه با سایر تحقیقات افزایش قابل قبولی داشته‌است. از مزایای سلول حافظه 7 ترانزیستوری پیشنهاد شده نسبت به سلول 6 ترانزیستوری می‌توان به کاهش میزان فاکتور فعالیت در هنگام بارگزاری و تخلیه شدن خطوط بیت برای بهبود عملیات نوشتن، کاهش توان مصرفی، کاهش جریان نشتی و حاشیه امنیت نویز در حد انتظار اشاره‌کرد.

مراجع

[1]       Y.H. Chen, W.M. Chan, W.C. Wu, H.J. Liao, K.H. Pan and J.J. Liaw, “A 16 nm 128 Mb SRAM in high-κ metal-gate FinFET technology with write-assist circuitry for low-VMIN applications,” IEEE

J. Solid-State Circuits, vol. 50, no. 1, pp. 170–177. Jan. 2018, doi: 10.1109/JSSC.2014.2349977.

[2]       T. Kumar and S.L. Tripathi, “Implementation of CMOS SRAM Cells in 7, 8, 10 and 12-Transistor Topologies and their Performance Comparison,” International Journal of Engineering and Advanced Technology (IJEAT), vol. 8, pp. 227–229. Jan. 2019, doi: B10480182S219/19©BEIESP.

[3]       A. Bhaskar, “Design and analysis of low power SRAM cells,” in 2017 Innovations in Power and Advanced Computing Technologies (i-PACT), 2017, doi: 10.1109/IPACT.2017.8244888.

[4]       J. Shalf, “The future of computing beyond Moore’s Law,” Royal Society, Jan. 2020, doi: 10.1098/rsta.2019.0061.

[5]       T. Suzuki, H. Yamauchi, Y. Yamagami, K. Satomi and H. Akamatsu, “A stable 2-port SRAM cell design against simultaneously read/write-disturbed accesses,” IEEE Journal of Solid-State Circuits, vol. 43, pp. 2109–2119, Sep. 2008, doi: 10.1109/JSSC.2008.2001872.

[6]       R.E. Aly and M.A. Bayoumi, “Low-Power Cache Design Using 7T SRAM Cell,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 4, pp. 318-322, Apr. 2007, doi: 10.1109/TCSII.2006.877276.

[7]       A. Teman, L. Pergament, O. Cohen and A. Fish, “A 250 mV 8 kb 40 nm ultra-low power 9T supply feedback SRAM (SF-SRAM),” IEEE Journal of Solid-State Circuits, vol. 46, pp. 2713–2726, Nov. 2011, doi: 10.1109/JSSC.2011.2164009.

[8]       M. Ansari, H. Afzali-Kusha, B. Ebrahimi, Z. Navabi, A. Afzali-Kusha and M. Pedram, “A near-threshold 7T SRAM cell with high write and read margins and low write time for sub-20 nm FinFET technologies,” INTEGRATION, the VLSI journal, vol. 50, pp. 91–106, Jun. 2015, doi: 10.1016/j.vlsi.2015.02.002.

[9]       A. Teman, A. Mordakhay, J. Mezhibovsky and A. Fish, “A 40-nm Sub-Threshold 5T SRAM Bit Cell with Improved Read and Write Stability,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 59, pp. 873–877, Dec. 2012, doi: 10.1109/TCSII.2012.2231020.

[10]       E. Seevinck, F. J. List and J. Lohstroh, "Static-noise margin analysis of MOS SRAM cells," IEEE Journal of Solid-State Circuits, vol. 22, no. 5, pp. 748-754, Oct. 1987, doi: 10.1109/JSSC.1987.1052809.

[11]       Y.B. Kim, Y.B. Kim and F. Lombardi, “Low Power 8T SRAM Using 32nm Independent Gate FinFET Technology,” in 2008 IEEE International SOC Conference, Sep. 2008, doi: 10.1109/SOCC.2008.4641521.

[12]       R. Balwinder, A.K. Saxena and S. Dasgupta, “FinFET-based 6T SRAM cell design: analysis of performance metric, process variation and temperature effect,” Journal of Computational and Theoretical Nanoscience, vol. 12, pp. 2500–2506, Sep. 2015, doi: 10.1166/jctn.2015.4055.

[13]       V. Sikarwar, S. Khandelwal and S. Akashe, “Analysis and Design of Low Power SRAM Cell Using Independent Gate FinFET,” Radioelectron.Commun. Syst, 2013, vol. 56, pp. 434–440. doi: 10.3103/S0735272713090021.

[14]       M.S. Shairfe, M. Salahuddin and C. Mansun, “Eight- FinFET Fully Differential SRAM Cell with Enhanced Read and Write Voltage Margins,” IEEE Transactions on Electron Devices, vol. 62, pp. 2014–2021, May 2015, doi: 10.1109/TED.2015.2424376.

[15]       S. Sanjana, S. Ramakrishna, R. RBanu and P. Shubham, “Design and Performance Analysis of 6T Sram Cell in 22nm CMOS and FinFET Technology Nodes,” in 2017 International Conference on Recent Advances in Electronics and Communication Technology (ICRAECT), Mar. 2017. doi: 10.1109/ICRAECT.2017.65.

[16]       T.H. Kim, J. Liu, J. Keane and C.H. Kim, “Circuit techniques for ultra-low power subthreshold SRAMs,” IEEE International Symposium on Circuits and Systems (ISCAS), Seattle, WA, USA, 2008, pp. 2574-2577, doi: 10.1109/ISCAS.2008.4541982.

[17]       J. Singh, D.K. Pradhan, S. Hollis, S.P. Mohanty and J. Mathew, “Single ended 6T SRAM with isolated read-port for low-power embedded systems,” Design, Automation & Test in Europe Conference & Exhibition, Nice, France, 2009, pp. 917-922, doi: 10.1109/DATE.2009.5090796.

[18]       T. Azam, B. Cheng and D.R. S. Cumming, “Variability resilient low-power 7T-SRAM design for nano-scaled technologies,” in 11th International Symposium on Quality Electronic Design (ISQED), San Jose, CA, USA, 2010, pp. 9-14, doi: 10.1109/ISQED.2010.5450414.

[19]       A. Sil, S. Bakkamanthala, S. karlapudi and M. Bayoumi, “Highly stable, dual-port, sub-threshold 7T SRAM cell for ultra-low power application,” in 10th IEEE International NEWCAS Conference, Montreal, QC, Canada, 2012, pp. 493-496, doi: 10.1109/NEWCAS.2012.6329064.

[20]       D. Sylvester and T.N. Mudge, “Yield-driven near-threshold SRAM design,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Dec. 2010. doi: 10.1109/TVLSI.2009.2025766.

[21]       P.F. Chiu, C.W. Wu, C.H. Chuang, S.S. Sheu, Y.S. Chen and M.J. Tsai, “Low Store Energy, Low VDDmin, 8T2R Nonvolatile Latch and SRAM with Vertical-Stacked Resistive Memory (Memristor) Devices for Low Power Mobile Applications” IEEE Journal of Solid-State Circuits, vol. 47, no. 6, pp. 1483-1496, Jun. 2012, doi: 10.1109/JSSC.2012.2192661.

[22]       Z. Liu and V. Kursun, “Characterization of a Novel Nine-Transistor SRAM Cell,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 16, no. 4, pp. 488-492, Apr. 2008, doi: 10.1109/TVLSI.2007.915499.

[23]       A.R. Ramani and K. Choi, “A novel 9T SRAM design in sub-threshold region,” IEEE INTERNATIONAL CONFERENCE ON ELECTRO/INFORMATION TECHNOLOGY, Mankato, MN, USA, 2011, pp. 1-6, doi: 10.1109/EIT.2011.5978615.

[24]       M.H. Tu, J.Y. Lin, M.C. Tsai, C.Y. Lu,Y. J. Lin, M.H.Wang, H.S.Huang, K.D. Lee,W.C. Shih, S.J. Jou and C.T. Chuang, “A Single-Ended Disturb-Free 9T Subthreshold SRAM with Cross-Point Data-Aware Write Word-Line Structure, Negative Bit-Line, and Adaptive Read Operation Timing Tracing,” IEEE Journal of Solid-State Circuits, vol. 47, no. 6, pp. 1469-1482, Jun. 2012, doi: 10.1109/JSSC.2012.2187474.

[25]       S. Singh, N. Arora, N. Gupta and M. Suthar, “Leakage reduction in differential 10T SRAM cell using Gated VDD control technique,” International Conference on Computing, Electronics and Electrical Technologies (ICCEET), Nagercoil, India, 2012, pp. 610-614, doi: 10.1109/ICCEET.2012.6203867.

[26]       C.H. Lo and S.Y. Huang, “P-P-N Based 10T SRAM Cell for Low-Leakage and Resilient Subthreshold Operation,” IEEE Journal of Solid-State Circuits, vol. 46, no. 3, pp. 695-704, Mar. 2011, doi: 10.1109/JSSC.2010.2102571.

[27]       A.K. Singh, C.M.R. Prabhu, S. W. Pin and T. C. Hou, “A proposed symmetric and balanced 11-T SRAM cell for lower power consumption,” IEEE Region 10 Conference, Singapore, 2009, pp. 1-4, doi: 10.1109/TENCON.2009.5396237.

[28]       P. Upadhyay, R. Kar, D. Mandal and S.P. Ghoshal, “A design of low swing and multi threshold voltage based low power 12T SRAM cell,” Comput Electr Eng, Elsevier Ltd. Oct. 2014, doi: 10.1016/j.compeleceng.2014.10.020.

[29]       S.K. Srivastavar1 and E.A. Kumar, “Characterization of 6T CMOS SRAM in 65nm and 120nm Technology using Low Power Techniques,” International Research Journal of Engineering and Technology (IRJET), Volume: 04 Issue: 07, Jul. 2017.

[30]       T.H. Kim, J. Liu, J. Keane and C.H. Kim, “Circuit techniques for ultra-low power subthreshold SRAMs,” IEEE International Symposium on Circuits and Systems (ISCAS), Seattle, WA, USA, 2008, pp. 2574-2577, doi: 10.1109/ISCAS.2008.4541982.

[31]       T.H. Kim, J. Liu, J. Keane and C.H. Kim, “A 0.2 V, 480 kb subthreshold SRAM with 1 k cells per bitline for ultra-lowvoltage computing,” IEEE Journal of Solid-State Circuits, vol. 43, pp. 518–529, Feb. 2008. doi: 10.1109/JSSC.2007.914328.

[32]       J. Chen, L.T. Clark and T.H. Chen, “An ultra-low-power memory with a subthreshold power supply voltage,” IEEE Journal of Solid-State Circuits, vol. 41, pp. 2344–2353, Oct. 2006. doi: 10.1109/JSSC.2006.881549.

[33]       B.H. Calhoun and A. Chandrakasan, “A 256kb Sub-threshold SRAM in 65nm CMOS,” IEEE International Solid State Circuits Conference - Digest of Technical Papers, Feb. 2006. doi: 10.1109/ISSCC.2006.1696325.

[34]       H. Kumar and V.K. Tomar, “A Review on Performance Evaluation of Different Low Power SRAM Cells in Nano‑Scale Era,” Wireless Personal Communications, vol. 117, pp. 1959–1984, Nov. 2020. doi: 10.1007/s11277-020-07953-4.

[35]       G. Torrens and B. Alorda, “A 65-nm Reliable 6T CMOS SRAM Cell with Minimum Size Transistors,” IEEE Transactions on Emerging Topics in Computing, vol. 7, pp. 445–457, Jul. 2019. doi: 10.1109/TETC.2017.2721932.

[36]       A. Gadhe and U. Shirode, “Read stability and Write ability analysis of different SRAM cell structures,” International Journal of Engineering Research and Applications (IJERA), Vol. 3, Issue 1, Jan. –Feb. 2013, pp.1073-1078. doi:10.1109/JSSC.2006.883344.

[37]       N. Gupta, A. Makosiej, A. Vladimirescu, A. Amara and C. Anghel, “3T-TFET bitcell based TFET-CMOS Hybrid SRAM design for Ultra-Low Power Applications,” Design, Automation & Test in Europe Conference & Exhibition (DATE), Dresden, 2016. doi:10.3850/9783981537079_0462.

[38]       Y.N. Chen, M.L. Fan, V.P.H. Hu, P. Su and C.-T. Chuang, “Evaluation of Stability, Performance of Ultra-Low Voltage MOSFET, TFET, and Mixed TFET-MOSFET SRAM Cell with Write-assist Circuits,” IEEE Journal on Emerging and Selected Topics in Circuits and Systems, vol. 4, pp. 389-399, Dec. 2014. doi: 10.1109/JETCAS.2014.2361072.

[39]       S. Kumar V and A. Noor, “Characterization and comparison of low power sram cells,” Journal of Electron Devices, Vol. 11, 2011, pp. 560-566.

زیرنویس‏ها

img0فناوری‏های نوین مهندسی برق در سیستم انرژی سبز، سال سوم، شماره ۴، زمستان ۱۴۰۳                                           17

[1]  Complementary Metal–Oxide–Semiconductor (CMOS)

[2]  Static Random Access Memory (SRAM)

[3]  System on Chip (SOC)

[4]  Very Large Scale Integration (VLSI)

[5]  Fin Field-Effect Transistor (FinFETs)

[6]  Short circuit effect

[7]  Differential transistor

[8]  Noise

[9]  Read Static Noise Margin (RSNM)

[10]  Hold Static Noise Margin (HSNM)

[11]  Write Static Noise Margin (WSNM)

[12]  Activity Factor

[13]  Discharge 

[14]  Feedback 

[15]  Power Gating

[16]  P-channel Metal Oxide Semiconductor (PMOS)

[17]  Standby

[18]  Threshold Voltage

[19]  Complementary Metal–Oxide–Semiconductor (CMOS)

[20]  Independent Gate FinFET (Ind)

[21]  Noise

[22]  Active

[23]  Fully Differential

[24]  Double Gate Independent Gate FinFET

[25]  HSPICE

[26]  Gate Channel Length (Leff)

[27]  Width of the source/drain region (Wg)

[28]  Thickness of the oxide film (tox)

[29]  Charge

[30]  Reverse Short Channel Effect (RSCE)

[31]  Single Ended

[32]  Floating Ground

[33]  Memory Resistor (Memristor)

[34]  Thermal Voltage

[35]  Drain-Indiced Barrier Lowerin (DIBL)

[36]  Sub thershold Factor

[37]  Voltage Transfer Characteristics (VTC)

[38]  Hill

[39]  Matlab

[40]  Hold

[41]  Precharge

[42]  Pull Down

[43]  front and back gates of the FinFETS are tied together (Tied)

[44]  Tunnel FETs (TFETs)

[45]  Metal–Oxide–Semiconductor Field-Effect Transistor (MOSFET)


Related articles

The rights to this website are owned by the Raimag Press Management System.
Copyright © 2021-2024

Home| Login| About Us| Contact Us|
[فارسی] [العربية] [fa] [ar]