ارائه روشي براي سنتز بهينه مدارهای برگشت‌پذير با بکارگيري الگوريتم‌هاي متاهيوريستيک
مریم محمودی
1
(
دانشکده مهندسي کامپيوتر، واحد ميمه، دانشگاه آزاد اسلامي، ميمه، ايران
)
ندا اشرفی
2
(
دانشکده مهندسي کامپيوتر، واحد ميمه، دانشگاه آزاد اسلامي، ميمه، ايران
)
علی قربانی
3
(
دانشکده مهندسي کامپيوتر، واحد ميمه، دانشگاه آزاد اسلامي، ميمه، ايران
)
کلید واژه: مدارهای برگشت‌پذير, بهينه سازي, الگوريتم‌هاي متاهيوريستيک. ,
چکیده مقاله :
يک مدار منطقي برگشت‌پذير، مداري است که از گيت‌هاي برگشت‌پذير تشکيل شدهاست و ميان ورودي و خروجي‌هاي آن يک تناظر يک به يک برقرار است. اين ويژگي باعث مي‌شود ورودي منحصر به فرد متناظر با هر خروجي، قابليت بازيابي داشته باشد و اتلاف اطلاعات در اين نوع مدارها اتفاق نيفتد. طراحی خودکار این نوع مدارها بر اساس یک توصیف سطح بالا از آنها که به سنتز خودکار مدارهای برگشت‌پذیر شناخته می‌شود، یکی از مسائل مورد توجه در این زمینه است. تاکنون تلاش‌هاي متعددي در زمينه‌ي سنتز خودکار مدارهای برگشت‌پذير به خصوص به کمک روش‌هاي مهندسي دانش انجام شدهاست. در اين پژوهش مساله‌ي سنتز خودکار مدارهای برگشت‌پذير به صورت نوآورانهاي به يک مساله بهينه‌سازي چند‌معياره مدلسازي شده و سپس يک روش جديد ترکيبي از الگوريتم‌هاي متاهيوريتسک ژنتيک و خفاش، براي حل اين مساله بهينه‌سازي ارائه شد. روش پيشنهادي در مقايسه با استفاده از هريک از اين الگوريتم‌ها داراي نتايج بهتري به خصوص از نظر هزينه کوآنتومي و تاخير مدارها است.
چکیده انگلیسی :
A reversible logic circuit is a circuit that consists of reversible gates and there is a one-to-one correspondence between its inputs and outputs. These circuits have the unique input corresponding to each output, and information loss does not occur as a result. The automatic design of these types of circuits based on a high-level description of them, known as the automatic synthesis of reversible circuits, is one of the important issues in this field. So far, many attempts have been made in the field of automatic synthesis of reversible circuits, especially with the help of knowledge engineering methods. In this research, the problem of automatic synthesis of reversible circuits was innovatively modeled into a multi-criteria optimization problem, and then a new combination of genetic and bat metaheuristic algorithms was presented to solve this optimization problem. Compared to using any of these algorithms, the proposed method has better results, especially in terms of quantum cost and circuit delay.
این پژوهش روشی بهینه برای سنتز مدارهای برگشت‌پذیر ارائه می‌دهد که با ترکیب الگوریتم‌های ژنتیک و خفاش، به حل این مسئله به عنوان یک مسئله بهینه‌سازی چندهدفه می‌پردازد.
روش ترکیبی پیشنهادی با اشتراک‌گذاری جمعیت بین الگوریتم‌ها به صورت پویا، به افزایش کارایی کمک می‌کند تا از گیر افتادن در بهینه‌های محلی جلوگیری شده و هزینه کوانتومی و تأخیر مدار بهبود یابد.
در مقایسه با روش‌های موجود، رویکرد پیشنهادی عملکرد برتری در کاهش هزینه کوانتومی و تأخیر مدارهای برگشت‌پذیر نشان می‌دهد و فرآیند سنتز نیز سریع است.
[1] R. Wille, M. Soeken, D.M. Miller and R. Drechsler, “Trading off circuit lines and gate costs in the synthesis of reversible logic,” Integration, vol. 48, pp. 284-294, Mar. 2014, doi: 10.1016/j.vlsi.2013.08.002.
[2] P. W. Shor, “Polynomial-Time Algorithms for Prime Factorization and Discrete Logarithms on a Quantum Computer,” SIAM J. Sci. Statist. Comput. , vol. 41, pp. 303-332, 1999, doi: 10.1137/S0097539795293172.
[3] A. M. Steane, “Error Correcting Codes in Quantum Theory,” Physical Review Letters, vol. 77, pp.793-797, July 1996, doi: 10.1103/PhysRevLett.77.793.
[4] R. Wille and R. Drechsler, “BDD-based synthesis of reversible logic for large functions,” 46th ACM/IEEE Design Automation Conference, pp. 270-275, 2009, doi: 10.1145/1629911.1629984.
[5] C. P. Williams and A. G. Gray, “Automated Design of Quantum Circuits,” NASA International Conference on Quantum Computing and Quantum Communications (Springer), pp. 113-135, 1999, doi: 10.1007/3-540-49208-9_8.
[6] S. A. Mirjalili, “Evolutionary Algorithms and Neural Networks Theory and Applications,” Springer, vol. 780, pp. 43-55, 2019.
[7] M. Kumar, M. Husain, N. Upreti and D. Gupta, “Genetic Algorithm: Review and Application,” Available at SSRN: https://ssrn.com/abstract=3529843, Dec. 2010.
[8] H. Thapliyal and N. Ranganathan, “Design of Reversible Latches Optimized for Quantum Cost, Delay and Garbage Outputs,” 23rd International Conference on VLSI Design, pp. 235-240, 2010, doi: 10.1109/VLSI.Design.2010.74.
[9] H. Thapliyaland and N. Ranganathan, “Design of reversible sequential circuits optimizing quantum cost, delay, and garbage outputs,” ACM Journal on Emerging Technologies in Computing Systems, vol. 6, no. 4, pp. 1-31, Dec. 2010, doi: 10.1145/1877745.1877748.
[10] B. Sen, M. Dutta, S. Some and B. K. Sikdar, “Realizing Reversible Computing in QCA Framework Resulting in Efficient Design of Testable ALU,” ACM Journal on Emerging Technologies in Computing Systems, vol. 11, no. 3, pp. 1-22, Dec. 2014, doi: 10.1145/2629538.
[11] A. Barenco, C. H. Bennett, R. Cleve, D. P. DiVincenzo, N. Margolus, P. Shor, T. Sleator, J. Smolin and H. Weinfurter, “Elementary gates for quantum computation,” Physical Review Letters, vol. 52, pp. 34-57, Mar. 1995, doi: 10.1103/PhysRevA.52.3457.
[12] W. N. N. Hung, Xiaoyu Song, Guowu Yang, Jin Yang and M. Perkowski, “Optimal synthesis of multiple output Boolean functions using a set of quantum gates by symbolic reachability analysis,” in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 25, no. 9, pp. 1652-1663, Sept. 2006, doi: 10.1109/TCAD.2005.858352.
[13] M. Morrison, “Design of a reversible ALU based on novel reversible logic structures,” University of South Florida, 2012.
[14] J. A. Smolin and D. P. DiVincenzo, “Five two-bit quantum gates are sufficient to implement the quantum Fredkin gate,” Physical Review A, vol. 53, pp. 28-55, Apr. 1996, doi: 10.1103/PhysRevA.53.2855.
[15] X. S. Yang, “A New Metaheuristic Bat-Inspired Algorithm,” Nature Inspired Cooperative Strategies for Optimization (NICSO 2010)-Springer, vol. 284, pp. 65-74, 2010, doi:10.1007/978-3-642-12538-6_6.
[16] R. Seyghaly, J. Garcia, X. Masip-Bruin and M. M. Varnamkhasti, “Interference Recognition for Fog Enabled IoT Architecture using a Novel Tree-based Method,” IEEE International Conference on Omni-layer Intelligent Systems (COINS), pp. 1-6, 2022, doi: 10.1109/COINS54846.2022.9854944.
[17] A. Ghorbani, M. Dolatshahi, S. M. Zanjani and B. Barekatain, “A new low-power Dynamic-GDI full adder in CNFET technology,” Integration, vol. 83, pp. 46–59, Mar. 2022, doi: doi: 10.1016/j.vlsi.2021.12.001.
[18] A. Ghorbani, Mehdi Dolatshahi, S. Mohammadali Zanjani and Behrang Barekatain, “A New Low Power, Area Efficient 4-bit Carry Look Ahead Adder in CNFET Technology,” Majlesi Journal of Electrical Engineering, vol. 16, no. 1, pp. 65–73, Mar. 2022, doi: 10.52547/mjee.16.1.65.