طراحی یک سیستم محاسباتی نورومورفیک مبتنی بر اسپینترونیک با راندمان بالا با استفاده از مدار جانبی ردیابی جریان

محورهای موضوعی : مدارهای مجتمع الکترونیک

پگاه شفقی ¹ (دانشکده مهندسی برق- واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران)
هومان فرخانی ² (دانشکده مهندسی برق و کامپیوتر، الکترونیک و فوتونیک- دانشگاه آرهوس دانمارک، آرهوس، دانمارک)
مهدی دولتشاهی ³ (دانشکده مهندسی برق- واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران)
همایون مهدوی نسب ⁴ (مرکز تحقیقات ریزشبکه‌های هوشمند- واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران)

تاریخ دریافت : 1401/03/24 تاریخ پذیرش : 1401/07/23 تاریخ انتشار : 1403/06/01

کلید واژه: مصرف انرژی, ممریستور, اسپینترونیک, آینه جریان, اتصال تونلی مغناطیسی, سیستم محاسباتی عصبی,

چکیده مقاله :

پیاده سازی یک سیستم محاسباتی عصبی (NCS) با استفاده از مدارهای دیجیتال و آنالوگ در فناوری نیم رسانای اکسید فلز مکمل (CMOS)، فضا و توان زیادی مصرف می کند. با پیشرفت تحقیقات نانو فناوری، ترکیب مدارهای اتصال تونلی مغناطیسی (MTJ) و CMOS، پیاده سازی NCSهایی با چگالی بالا ومصرف توان پایین را امکان پذیر کرده است. با این وجود، هنوز بین کارایی مغز انسان و NCSها فاصله زیادی وجود دارد. برای کاهش این شکاف، لازم است تا مصرف انرژی و تاخیر در NCS کاهش پیدا کند. مصرف انرژی زیاد NCS، به دلیل جریان زیاد مورد نیاز برای تغییر وضعیت MTJ است. در گذشته محققان با تکنیک های ردیابی ولتاژ MTJ و قطع جریان آن بلافاصله پس از کلیدزنی MTJ، مصرف انرژی را کاهش دادند. اما به دلیل تغییرات کوچک ولتاژ پس از کلیدزنی، در این روش ها مصرف انرژی همچنان بالا است (به دلیل نیاز به تقویت کننده ها).در این مقاله روش جدیدی مبتنی بر ردیابی جریان MTJ (به جای ولتاژ آن) و قطع جریان MTJ بلافاصله پس از کلیدزنی MTJ پیشنهاد شده است. با توجه به تغییرات زیاد در جریان MTJ پس از کلیدزنی (حدود 40 درصد)، نیازی به استفاده از تقویت کننده در مدار ردیابی و قطع جریان MTJ نیست. بنابراین، مدار ردیابی ولتاژ با مدار پیشنهادی جایگزین می‌شود تا مصرف انرژی، سرعت و تاخیر NCS بهبود یابد. در تمام طراحی های گذشته، تغییرات ولتاژ در دو سر MTJ PL, FL) یا هر دو( برای تشخیص کلیدزنی MTJ استفاده شده است. در مدار پیشنهادی کلیدزنی MTJ با توجه به جریان MTJ تشخیص داده می شود و سپس جریان آن بلافاصله قطع می‌شود. بر اساس نتایج شبیه‌سازی در فناوری 65nm-CMOS مدار پیشنهادی می‌تواند، مصرف انرژی و سرعت یک NCS را به ترتیب 49 درصد و 1/2/ برابر در مقایسه با یک NCS نوعی بهبود بخشد.

چکیده انگلیسی:

Implementation of neuromorphic computing systems (NCSs) using digital and analog circuits occup­ies a high chip area and consumes high power. With the advancement of nanotechnology, the hybrid Magnetic tunnel junction/Complementary metal–oxide–semiconductor (MTJ/CMOS) circuits have made it possible to implement NCSs with higher density and lower power consumption. However, still there is a gap between the performance of the human brain and NCSs. To mitigate this gap, it is essential to further decrease the energy consumption and the delay of the NCS. The high energy consumption of the MTJ-based NCS is mostly related to the high current needed to switch the MTJ state. Hence, some previous methods tried to perform real-time tracking of the MTJ state by monitoring its voltage and cutting off its current immediately after switching. However, due to the small voltage changes after switching, these methods suffer from a high-power consumption (they need power-hungry amplifiers). In this paper, a new method based on the tracking of MTJ current (instead of voltage) and terminating the MTJ current after switching is proposed. Due to the large changes in the MTJ current after switching (about 40%), there is no need to use an amplifier in the proposed circuit. Therefore, the conventional voltage-mode sensing circuit is replaced with the proposed circuit, to improve the energy efficiency, speed and delay of the NCS. In all state-of-the-art designs, the voltage changes on nodes across the MTJ (PL, FL or both of them) have been used to detect the MTJ switching. However, the proposed circuit detects the MTJ switching by properly sensing the MTJ current and terminates its current immediately. The simulation results in 65-nm CMOS technology confirm that the proposed technique improves the energy consumption and speed of the NCS by 49% and 2.1X compared with the typical NCS.

منابع و مأخذ:

[1] F.A.C. Azevedo, L.R.B. Carvalho, L.T. Grinberg, J.M. Farfel, R.E.L. Ferretti, R.E.P. Leite, W.J. Filho, R. Lent, S. Herculano-Houzel, "Equal numbers of neuronal and nonneuronal cells make the human brain an isometrically scaled-up primate brain", vol. 513, no. 5, pp. 532-541, Apr. 2009 (doi: 10.1002/­cn­e.2­19­74).

[2] S. Pirzadi, M.A. Pourmina, S.M. Safavi-Hemami, "Delay-tolerant routing optimization using simulated annealing heuristic algorithm in disrupted mobile ad-hoc networks", Journal of Intelligent Procedures in Electrical Technology, vol. 14, no.56, pp. 131-150, Mar. 2024 (in Persian) (dor: 20.1001.1.23223871.14­02.1­4­.56.9.9).

[3] A. Basu, S. Ramakrishnan, C. Petre, S. Koziol, S. Brink, P.E. Hasler, "Neural dynamics in reconfigurable silicon", IEEE Trans. on Biomedical Circuits and Systems, vol. 4, no. 5, pp 311-319, Oct. 2010 (doi: 10.110­9/TBCAS.201­0.2055157).

[4] S. Ramakrishnan, P.E. Hasler, C. Gordon, "Floating gate synapses with spike-time-dependent plasticity", IEEE Trans. on Biomedical Circuits and Systems, vol. 5, no. 3, pp 244-252, June 2011 (doi: 10.110­9/TB­CA­S­.2011.2109000).

[5] M. Sharad, D. Fan, K. Roy, "Spin-neurons: A possible path to energy-efficient neuromorphic computers", Journal of Applied Physics, vol. 114, no. 23, pp. 234906-1-234906-6, Nov. 2013 (doi: 10.1063/1.4838096).

[6] D. Fan, Y. Shim, A. Raghunathan, K. Roy, "STT-SNN: A spin-transfer-torque based soft-limiting non-linear neuron for low-power artificial neural networks", IEEE Trans. on Nanotechnology, vol. 14, no. 6, pp 1013-1023, June 2015 (doi: 10.1109/TNANO.2015.2437902).

[7] C.P. Langlotz, B. Allen, B.J. Erickson, J. Kalpathy-Cramer, K. Bigelow, T.S. Cook, A.E. Flanders, M.P. Lungren, D.S. Mendelson, J.D. Rudie, G. Wang, K. Kandarpa, "A roadmap for foundational research on artificial intelligence in medical imaging: from the 2018 nih/rsna/acr/the academy workshop", Radiology, vol. 291, no.3, pp. 781-791, June 2019 (doi: 10.1148/radiol.2019190613).

[8] M. Davies, N. Srinivasa, T. Lin, G. Chinya, Y. Cao, S. H. Choday,G. Dimou, P. Joshi, N. Imam, S. Jain, Y. Liao, C. Lin, A. Lines, R. Liu, D. Mathaikutty, S. McCoy, A. Paul, J. Tse, G. Venkataramanan, Y. Weng, A. Wild, Y. Yang, H. Wang, "Loihi: A neuromorphic manycore processor with on-chip learning", IEEE Micro, vol. 38, no. 1, pp 78-91, Jan. 2018 (doi: 10.1109/MM.2018.112130359).

[9] L. Alzubaidi, J. Zhang, A. J. Humaidi, A. Al‑Dujaili, Y. Duan, O. Al‑Shamma, J. Santamaría, M. A. Fadhel, M. Al‑Amidie, L. Farhan, "Review of deep learning: concepts, CNN architectures, challenges, applications, future directions", Journal of Big Data, vol. 8, no. 53, Mar. 2021 (doi: 10.1186/s40537-021-00444-8).

[10] K. Karami, S.M. Zanjani, M. Dolatshahi, "Design and simulation of 4 transistors and 2 memristors memory with the least power and power-delay product", Journal of Intelligent Procedures in Electrical Technology, vol. 12, no.48, pp. 1-11, Feb. 2022 (in Persian) (dor:  20.1001.1.23223871.1400.12.3.4.4).

[11] A. Alijani, B. Ebrahimi, M. Dousti, "Design of low-power, high-speed, high-density hybrid nonvolatile memory cell using 4-transistor and 1-memristor", Journal of Intelligent Procedures in Electrical Technology, vol. 13, no.52, pp. 53-64, Mar. 2023 (in Persian) (dor: 20.1001.1.23223871.1401.13.52.4.9).

[12] H. Farkhani, M. Tohidi, S. Farkhani, J.K. Madsen, F. Moradi, "A low-power high-speed spintronics-based neuromorphic computing system using real time tracking method", IEEE Circuits and Systems Society, vol. 8, no. 3, pp. 627-638, Sept. 2018 (doi: 10.1109/JETCAS.2018.2813389).

[13] T. Zheng, J. Park, M. Orshansky, M. Erez, "Variable-energy write STT-RAM architecture with bit-wise write-completion monitoring", Proceeding of the IEEE/ISLPED, pp. 229-234, Beijing China, Sept. 2013 (doi: 10.1109/ISLPED.2013.6629299).

[14] H. Farkhani, M. Tohidi, A. Peiravi, J.K. Madsen F. Moradi, "STT-RAM energy reduction using self-referenced differential write termination techniqu", IEEE Trans. on Very Large Scale Integration, vol. 25, no. 2, pp. 476-487, Feb. 2017 (doi: 10.1109/TVLSI.2016.2588585).

[15] H. Farkhani, I. Prejbeanu, F. Moradi, "LAS-NCS: A Laser-Assisted Spintronic Neuromorphic Computing System", IEEE Trans. on Circuits and Systems, vol. 66, no. 5, pp. 838-842, Mar. 2019 (doi: 10.1109/TCSII.­201­9­.2908077).

[16] E. Raimondo, A. Giordano, A. Grimaldi, V. Puliafito, M. Carpentieri, Z. Zeng, R. Tomasello, G. Finocchio, "Reliability of neural networks based on spintronic neurons", IEEE Magnetics Letters, vol. 12, pp. 1-5, July 2021 (doi: 10.1109/LMAG.2021.3100317).

[17] A.H. Lone, S. Amara, H. Fariborzi, "Voltage-controlled domain wall motion-based neuron and stochastic magnetic tunnel junction synapse for neuromorphic computing applications", IEEE Journal on Exploratory Solid-State Computational Devices and Circuits , vol. 8, no. 1, pp. 1-9, Dec. 2021 (doi: 10.1109/JX­CDC.2­0­21.­3138038).

[18] K. Leboeuf, R. Muscedere, M. Ahmadi, "Performance analysis of table-based approximations of the hyperbolic tangent activation function", Proceeding of the IEEE/MWSCAS, Seoul, Korea (South), Aug. 2011 (doi: 10.1109/MWSCAS.2011.6026515).

[19] Y. Guo, L. Sun, Z. Zhang, H. He, "Algorithm research on improving activation function of convolutional neural networks" Proceeding of the IEEE/CCDC, pp. 3582-3586, Nanchang, China, June 2019 (doi: 10.1109/CCDC.2019.8833156).

[20] A. Ghomi, M. Dolatshahi, "Design of a new CMOS low-power analogue neuron", IETE Journal of Research, vol. 64, no. 6, pp. 1-9, Aug. 2017 (doi:10.1080/03772063.2017.1351315).

[21] R. Zand, A. Roohi, S. Salehi, R.F. Demara, "Scalable adaptive spintronic reconfigurable logic using area-matched MTJ design", IEEE Trans. on Circuits and Systems, vol. 63, no. 7, pp. 678-682, July 2016 (doi: 10.1109/TCSII.2016.2532099).

[22] J. Kim, A. Chen, B. Behin-Aein, S. Kumar, J. Wang, C.H. Kim, "A technology-agnostic MTJ SPICE model with user-defined dimensions for STT-MRAM scalability studies", Proceeding of the IEEE/CICC, pp. 1-4, San Jose, CA, USA, Sept. 2015 (doi: 10.1109/CICC.2015.7338407).

[23] K. Nishioka, H. Honjo, S. Ikeda, T. Watanabe, S. Miura, H. Inoue, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, T. Endoh, "Novel quad-interface MTJ technology and its first demonstration with high thermal stability factor and switching efficiency for STT-MRAM beyond 2X nm", IEEE Trans. on Electron Devices, vol. 67, no. 3, pp. 995-1000, Mar. 2020 (doi: 10.1109/TED.2020.2966731).

[24] H. Sato, M. Yamanouchi, S. Ikeda, S. Fukami, F. Matsukura, H. Ohno, "Perpendicular-anisotropy CoFeB-MgO magnetic tunnel junctions with a MgO/CoFeB/Ta/CoFeB/MgO recording structure", Applied Physics Letters, vol. 101, no. 2, pp. 1-4,  July 2012 (doi.org/10.1063/1.4736727).

[25] W. Zhu, H. Li, Y. Chen, X. Wang, "Current switching in MgO-based magnetic tunneling junctions", IEEE Tran. on Magnetics, vol. 47, no. 1, pp. 156-160, Jan. 2011 (doi: 10.1109/TMAG.2010.2085441).

[26] E. Hirayama, H. Sato, Sh. Kanai, F. Matsukura, H. Ohno, "Magnetization reversal by field and current pulses in elliptic CoFeB/MgO tunnel junctions with perpendicular easy axis", IEEE Magntics Letters, vol. 7, pp. 1-4, May 2016 (doi: 10.1109/LMAG.2016.2568163).

[27] X. Fong, Y. Kim, K. Yogendra, D. Fan, A. Sengupta, A. Raghunathan, K. Roy, "Spin-transfer torque devices for logic and memory: prospects and perspectives", IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 35, no. 1, pp. 1-22, Jan. 2016 (doi: 10.1109/TCAD.2015.2481793).

[28] A. Sengupta, K. Roy, "A vision for all-spin neural networks: a device to system perspective", IEEE Trans. on Circuits and Systems, vol. 63, no. 12, pp. 2267-2277, Dec. 2016 (doi: 10.1109/TCSI.2016.2615312).

[29] A. Sengupta, K. Roy, "Spin-transfer torque magnetic neuron for low power neuromorphic computing", Proceeding of the IEEE/IJCNN, pp. 1-7, Killarney, Ireland, July 2015 (doi: 10.1109/IJCNN.2015.7280306).

[30] M.L. Varshika, F. Corradi, A. Das, "Nonvolatile memories in spiking neural network architectures: Current and emerging trends", Electronics journal, vol. 11, no. 10, pp. 1-24, May 2022 (doi: 10.3390/electro­nics111­0­16­10).

[31] H. Thapliyal, F. Sharifi, S.D. Kumar, "Energy-efficient design of hybrid MTJ/CMOS and MTJ/Nan­oel­ect­ro­nics circuits", IEEE Trans. On Magnetics, vol. 54, no. 7, pp. 1-8, July 2018 (doi: 10.1109/TM­AG.2­01­8.2­83­3431).

[32] M.J. Sharifi, Y. M.Banadaki, "General SPICE models for memristor and application to circuit simulation of memristor-based synapses and memory cells", Journal of Circuits, Systems, and Computers, vol. 19, no. 2, pp. 407-424, Apr. 2010 (doi: 10.1142/S0218126610006141).

[33] S. Kvatinsky, E. Friedman, A. Kolodny, U. Weiser, "TEAM: threshold adaptive memristor model", IEEE Trans. on Circuits and Systems, vol. 60, no. 1, pp. 211-221, Jan. 2013 (doi: 10.1109/TCSI.2012.2215714).