طراحی سلول حافظه هیبریدی غیرفرار چهار ترانزیستوری و یک ممریستوری کم توان، پر سرعت با تراکم بالا
محورهای موضوعی : انرژی های تجدیدپذیر
آرش علیجانی
1
(دانشکده مهندسی برق و کامپیوتر- واحد علوم تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران)
بهزاد ابراهیمی
2
(دانشکده مهندسی برق و کامپیوتر- واحد علوم تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران)
مسعود دوستی
3
(دانشکده مهندسی برق و کامپیوتر- واحد علوم تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران)
کلید واژه: کم‌توان, حافظه غیرفرار, ممریستور, پرسرعت, چگالی پایین, حافظه هیبریدی,
چکیده مقاله :
ممریستور به عنوان چهارمین عنصر بنیادی بعد از مقاومت، خازن و سلف شناخته می‌شود. ممریستور به‌خاطر توان مصرفی صفر در حالت نگه داری داده و غیرفرار بودن، در آینده‌ای نزدیک می‌تواند به عنصر اساسی حافظه‌های اصلی یا پنهان دست رسی تصادفی ایستا (SRAM) یا دست رسی تصادفی پویا (DRAM) تبدیل شود، همچنین می‌تواند به‌صورت مؤثری راندمان، سرعت، زمان راه‌اندازی و توان مصرفی مدارها را بهبود بخشد. سلول حافظه معرفی شده در این مقاله 4T1M است که با حفظ بیشترین ویژگی های 6T1M باعث کاهش مساحت اشغالی سلول شده است. به‌منظور شبیه سازی حافظه پیشنهادی، طول ممریستورها 10 نانومتر و مقاومت حالت‌های روشن و خاموش آنها به ترتیب 1 کیلو-اهم و 200 کیلو-اهم انتخاب شده است. همچنین، ترانزیستورهای MOS سلول نیز توسط مدل PTM HP CMOS 32 نانومتر شبیه سازی شده‌اند. شبیه سازی در نرم افزار اچ-اسپایس و با تغذیه 9/0 ولت و مقایسه آن با دو سلول شش ترانزیستوری مرسوم (6T) و شش ترانزیستوری-یک ممریستوری (6T1M) نشان می‌دهد که استفاده از ممریستور در سلول حافظه باعث به صفر رساندن توان مصرفی حین نگه داری داده برای مدت طولانی و کاهش مساحت اشغالی به میزان 7/36 درصد نسبت به سلول 6T1M می شود. سرعت نوشتن داده "یک" روی سلول پیشنهادی تنها 30 پیکو-ثانیه است که در مقایسه با سلول 6T1M بهبود 3 برابری را نشان می‌دهد ولی در زمان نوشتن داده صفر تغییر محسوسی مشاهده نمی‌شود. توان ایستای سلول پیشنهادی نسبت به سلول شش ترانزیستوری، 133 برابر کاهش داشته است و توان پویای آن با سلول 6T1M تفاوت ناچیزی دارد اما 60 برابر از سلول شش ترانزیستوری انرژی کمتری مصرف می کند.
Memristor is the fourth fundamental element after resistor, capacitor, and inductor. Memristor can become an essential element of SRAM and DRAM caches because of its zero power consumption in data storage and non-volatile state. It can effectively improve the efficiency, speed, and power consumption of circuits. In this paper, we propose a 4T1M memory cell reducing the cell area by maintaining the maximum properties of 6T1M. To simulate the proposed memory cell, the length of the memristors is 10 nm, and the resistance of their on and off states is selected as 1 kΩ and 200 kΩ, respectively. Also, the cell MOS transistors are simulated by the 32 nm HP CMOS PTM model. Simulations in H-Spice software, at 0.9 V power supply, have been conducted to compare the proposed cell characteristics with two conventional six-transistor (6T) and six-transistor one-memristor (6T1M) cells. The results show that using a memristor in a memory cell causes zero power consumption during data storage for a long time and reduces the occupied area by 36.7% compared to the 6T1M cell. The speed of writing “1” data on the proposed cell is only 30 ps, which shows a 3-fold improvement compared to the 6T1M cell, but no significant change is observed when writing “0” data. The static power of the proposed cell is 133 times less than that of a six-transistor cell, and its dynamic power is about the same as the 6T1M cell, but it consumes 60 times less energy than a six-transistor cell.
[1] A. Farmahini-Farahani, J.H. Ahn, K. Morrow, N.S. Kim, “NDA: Near-DRAM acceleration architecture leveraging commodity DRAM devices and standard memory modules”, Proceeding of the IEEE/HPCA, pp. 283–295, Burlingame, CA, USA, Feb. 2015 (doi: 10.1109/HPCA.2015.7056040).
[2] N.H.E. Weste, M. Harris, “CMOS VLSI design: A circuits and systems perspective”, 4th Ed. London, U.K.: Pearson, 2011.
[3] J. Rabaey, “Low power design essentials”, Springer, 2009.
[4] L. Chua, “Memristor–the missing circuit element”, IEEE Trans. on Circuit Theory, vol. CT-18, no. 5, pp. 507–519, Sept. 1971 (doi: 10.1109/TCT.1971.1083337).
[5] O. Kavehei, A. Iqbal, Y.S. Kim, K. Eshraghian, S.F. Al-Sarawi, D. Abbott, “The fourth element: Characteristics, modelling and electromagnetic theory of the memristor”, Proceedings of the Royal Society A, Mathematical, Physical and Engineering Sciences, vol. 466, no. 2120, pp. 2175–2202, Aug. 2010 (doi: 10.1098/rspa.2009.0553).
[6] K. Karami, S.M.A. Zanjani, M. Dolatshi, "Design and simulation of 4 Transistor and 2 memristors memory with the least power and power-delay product", Journal of Intelligent Procedures in Electrical Technology, vol. 12, no. 47, pp.103-113, Dec. 2021 (dor: 20.1001.1.23223871.1400.12.3.4.4) (in persian).
[7] S.S. Sarwar, S.A.N. Saqueb, F. Quaiyum, A. Rashid, "Memristor-based non-volatile random access memory: hybrid architecture for low power compact memory design", IEEE Access, vol. 1, no. 23, pp. 29-35, May 2013 (doi: 10.1109/ACCESS.2013.2259891).
[8] V. Saminathan, K. Parasamivam, "Design and analysis of low power hybrid memristor-CMOS based distinct binary logic non-volatile SRAM cell", Circuit and System, vol. 7, no. 8, pp. 119-127, March 2016 (doi: 10.42-36/cs.2016.73012).
[9] A. Rezaei, S.M.A. Zanjani, “Design and analysis of 2 memristor-based non-volatile SRAM cells”, Journal of Novel Researches on Electrical Power, vol. 9, no. 2, pp. 47-56, Summer 2020 (in Persian).
[10] M. Teimoori, A. Amirsoleimani, A. Ahmadi, M. Ahmadi, "A 2M1M crossbar architecture: Memory", IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 26, no. 12, pp. 2608-2618, Dec. 2018, 10.1109/TVLSI.2018.2799951 (doi: 10.1109/TVLSI.2018.2799951).
[11] M.N. Sakib, R. Hassan, S.N. Biswas, S.R. Das, "Memristor-based high-speed memory cell with stable successive read operation", IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 37, no. 5, pp. 1037-1049, May 2018 (doi: 10.1109/TCAD.2017.2729464).
[12] S. Birla, N.K. Shukla, M. Pattnaik, R.K. Singh, “Analysis of the data stability and leakage power in the various SRAM cells topologies”, International Journal Engineering Science and Technology, vol. 2, no. 7, pp. 2936-2944, July 2010.
[13] R.E. Aly, M.A. Bayoumi, “Low-power cache design using 7T SRAM cell”, IEEE Trans, on Circuits and Systems II: Express Briefs, vol. 54, pp. 318-322, April 2007 (doi: 10.1109/TCSII.2006.877276).
[14] J.P. Kulkarni, K. Roy, “Ultralow-voltage process-variation-tolerant schmitt-trigger-based SRAM design”, IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 20, no. 2, pp. 319-332, Feb. 2012 (doi: 10.1109/TVLSI.2010.2100834).
[15] C. Sun, K. Han, X. Gong, "Performance evaluation of static random access memory (SRAM) based on negative capacitance finFET", Proceeding of the IEEE/ICICDT, pp. 1-4, Suzhou, China, June 2019 (doi: 10.1109/ICICDT.2019.8790831).
[16] D. Biolek, Z. Biolek, V. Biolkova, Z. Kolka, “Reliable modeling of ideal generic memristors via state-space transformation”, Radioengineering, vol 24, no. 2, pp. 393–407, June 2015 (doi: 10.13164/re.2015.0393).
[17] Y. Zhang, Y. Shen, X. Wang, Y. Guo, “A novel design for memristor-based or gate”, IEEE Trans. on Circuits and Systems II: Express Briefs, vol. 62, no. 8, pp. 781–785, Aug. 2015 (doi: 10.1109/TCSII.2015.2435354).
[18] V. Mladenov, "A new simplified model for HfO2-based memristor", Proceeding of the IWWW/MOCAST, pp. 1-4, Thessaloniki, Greece, May 2019 (doi: 10.1109/MOCAST.2019.8741953).
[19] M.A. Bahloul, R. Naous, M. Masmoudi, "Hardware emulation of memristor based ternary content addressable memory", Proceeding of the IEEE/SSD, pp. 446-449, Marrakech, Morocco, March 2017 (doi: 10.1109/SSD.2017.8167029).
[20] A. Abubakr, A. Ibrahim, Y. Ismail, H. Mostafa, "The impact of soft errors on memristor-based memory", Proceeding of the IEEE/NGCAS, pp. 229-232, Genova, Italy, Sept. 2017 (doi: 10.1109/NGCAS.2017.72).
[21] K. Mehrabi, B. Ebrahimi, R. Yarmand, A. Afzali-Kusha, H. Mahmoodi, “Read static noise margin aging model considering SBD and BTI effects for FinFET SRAMs”, Microelectronics Reliability, vol. 65, pp.20-26, Oct. 2016 (doi: 10.1016/j.microrel.2016.07.003).
_||_