طراحی یک مدولاتور سیگما-دلتای تک-حلقه جدید و کم-توان با هدف کاهش تعداد تقویت کننده در فیلتر حلقه برای کاربردهای بازشناسی گفتار

محورهای موضوعی : انرژی های تجدیدپذیر

سحر دولابی ¹ , مهدی تقی زاده ² , محمدحسین فاتحی ³ , جاسم جمالی ⁴

1 - دانشکده برق و کامپیوتر- واحد کازرون، دانشگاه آزاد اسلامی، کازرون، ایران
2 - دانشکده برق و کامپیوتر- واحد کازرون، دانشگاه آزاد اسلامی، کازرون، ایران
3 - دانشکده برق و کامپیوتر- واحد کازرون، دانشگاه آزاد اسلامی، کازرون، ایران
4 - دانشکده برق و کامپیوتر- واحد کازرون، دانشگاه آزاد اسلامی، کازرون، ایران

تاریخ دریافت : 1400/12/21 تاریخ پذیرش : 1401/03/12 تاریخ انتشار : 1401/03/12

کلید واژه: مدولاتور سیگما دلتا, روش اعوجاج-پایین, فیلتر با پاسخ ضربه نامحدود, نویز تزویج ‌شده,

چکیده مقاله :

در این مقاله یک ساختار عمومی جدید برای مدولاتور سیگما-دلتای تک حلقه با ترکیب دو روش اعوجاج-پایین و نویز تزویج شده برای کاربردهای کم-توان با دقت بالا ارائه شده است. روش اعوجاج-پایین در ساختار ارائه شده، باعث می شود تا تابع تبدیل سیگنال آن برابر یک شود. از طرفی روش نویز تزویج شده باعث افزایش مرتبه شکل دهی نویز کوانتیزاسیون در خروجی مدولاتور می شود. هدف از به کارگیری این روش ها در طراحی ساختار، افزایش مرتبه مدولاتور در ازای عدم نیاز به تقویت کننده های عملیاتی اضافه در زمان پیاده سازی مداری آن است تا در نهایت یک مدولاتور کم توان و کم حجم نسبت به ساختارهای مشابه، حاصل گردد. برای کاهش تقویت کننده های مورد نیاز، از فیلتر با پاسخ ضربه نامحدود (IIR) مرتبه دوم به جای انتگرال گیر در حلقه مدولاتور، استفاده گردید. برای بررسی عملکرد ساختار پیشنهادی، پیاده سازی و شبیه سازی آن برای کاربردهای بازشناسی گفتار (به طور نمونه برای سمعک های دیجیتال) در فناوری ساخت 180 نانومتر CMOS (نیم رسانای اکلسید فلز مکمل) انجام گردید. برای یک ساختار مرتبه 3 با نرخ بیش نمونه برداری 64 و سیگنال سینوسی ورودی 6- دسی بل تمام-مقیاس و فرکانس نمونه برداری 56/2 مگاهرتز، مقدار سیگنال به نویز و اعوجاج (SNDR) برابر 9/81 دسی بل و محدوده پویایی (DR) برابر 88 دسی بل به دست آمده است. مقدار توان مصرفی مدولاتور برابر 9/126 میکرووات و پهنای باند آن 20 کیلوهرتز است. نتایج شبیه سازی مداری و سیستمی مدولاتور، درستی عملکرد آن را نشان می دهد.

چکیده انگلیسی:

In this paper, a novel general architecture for single-loop Sigma-Delta Modulator is presented by combination low-distortion and noise-coupled techniques for high-resolution low-power applications. The low-distortion technique in the proposed architecture makes its signal transfer function equal to one. In addition, the noise-coupled technique increases the order of quantization noise shaping at the modulator output. The purpose of using these techniques in design of the architecture is to increase the order of the modulator without needing to additional operational amplifiers during its circuit implementation to finally achieve a low-power modulator compared to similar ones. To reduce the required amplifiers, a second order infinite impulse response (IIR) filter was used instead of an integrator in the modulator loop. To evaluate the performance of the proposed structure, its implementation and simulation for speech recognition application, i.e., digital hearing aids, were performed in 180nm CMOS (complementary metal-oxide semiconductor) technology. For a third-order structure with a sampling rate of 64 and an input sine signal of -6dBFS and a sampling frequency of 2.56MHz, the signal to noise and distortion (SNDR) is 81.9dB and the dynamic range (DR) is 88dB. The power consumption of the modulator is 126.9 μW and its bandwidth is 20 KHz. The results of circuit and system level simulations prove its performance.

منابع و مأخذ:

[1] K. Nam, S. Lee, D. Su, A. Wooley, “A low-voltage low-power sigma-delta modulator for broadband analog-to-digital conversion”, IEEE Journal of Solid-State Circuits, vol. 40, no. 9, pp. 1855-1864, Sep 2005 (doi: 10.1109/JSSC.2005.852161).

[2] S. Alizadeh Zanjani, A. Jannesari, P. Torkzadeh, “Design and simulation of ultra-low-power sigma-delta converter using the fully differential inverter-based amplifier for digital hearing aids application”, Jou­rnal of Intelligent Procedures in Electrical Technology, vol. 13, no. 51, pp. 75-90, Dec 2022 (in Persian) (dor: 20.1001.1.23223871.1401.13.51.5.8).

[3] M. Taghizadeh, S. Sadughi, “Improved unity-STF sturdy MASH ΣΔ modulator for low-power wideband applications”, Electronics Letters, vol. 51, no. 23, pp. 1941-1942, Oct. 2015 (doi: 10.1049/el.2015.1976).

[4] J.A. Torreño, S. Paton, L. Conesa-Peraleja, L. Hernandez, D. Straeussnigg, “A noise coupled ΣΔ architecture using a non uniform quantizer”, Proceeding of the IEEE/NORCAS, pp. 1-4, Oslo, Norway, Oct. 2015 (doi: 10.1109/NORCHIP.2015.7364400).

[5] A.P. Perez, E. Bonizzoni, F. Maloberti, “A 84dB SNDR 100 kHz bandwidth low-power single op-Amp third-order ΔΣ modulator consuming 140μW”, Proceeding of the IEEE/ISSCC, pp. 478-480, San Francisco, USA, Feb 2011 (doi: 10.1109/ISSCC.2011.5746405).

[6] V. Sharma, Y.B.N. Kumar, M.H. Vasantha, “36 μW fourth order sigma-delta modulator using single operational amplifier”, International Journal of Electronics Letters, vol. 9, no. 2, pp. 171-186, Jan. 2021 (doi: 10.1080/21681724.2020.1717003).

[7] X. Meng, Y. Zhang, T. He and G.C. Temes, “Low-distortion wideband delta-sigma ADCs with shifted loop delays”, IEEE Trans. on Circuits and Systems, vol. 62, no. 2, pp. 376–384, Feb. 2015 (doi: 10.1109/T­CSI.2­014­.2362972).

[8] J.R. Custódio, J. Goes, N. Paulino, J.P. Oliveira, E. Bruun, “A 1.2-V 165μW 0.29-mm 2 multibit sigma-delta ADC for hearing aids using nonlinear DACs and with over 91 dB dynamic-range", IEEE Trans. on Biomed. Circuits and Systems, vol. 7, no. 3, pp. 376-385, June 2013 (doi: 10.1109/TBCAS.2012.22 038-19).

[9] M.C. Huang, S.I. Liu, “A fully-differential comparator based switched-capacitor delta-sigma modulator”, IEEE Trans. on Circuits and Systems, vol. 56, no. 5, pp. 369-373, May 2009 (doi: 10.1109/TC­SII.2­009.2­01­91­66).

[10] M. Zamani, M. Taghizadeh, M. Naser. Moghadasi, B.S. Virdee, “A 5th-order ΣΔ modulator with combination of op-amp and CBSC circuit for ADSL applications”, Analog Integrated Circuits and Signal Processing, vol. 62, no. 1, pp. 143–150, Sept. 2011 (doi: 10.1007/s10470-011-9763-x).

[11] J. Silva, U. Moon, J. Steensgaard, G. Temes, “Wideband low distortion delta-sigma ADC topology”, Electronics Letters, vol. 37, no. 12, pp. 737–738, June 2001 (doi:  10.1049/el:20010542).

[12] K. Lee, J. Chae, M. Aniya, K. Hamashita, K. Takasuka, S. Takeuchi, G.C. Temes, “A noise-coupled time-interleaved ΔΣ ADC with 4.2MHz BW, -98dB THD, and 79dB SNDR”, IEEE Solid-State Circuit Journal, vol. 43, no. 12, pp. 2601-2612, Dec. 2008 (doi:10.1109/JSSC.2008.2006311).

[13] R. Schreier, G.C. Temes, “Understanding delta-sigma data converters”, Wiley/IEEE Press, 2005.

14] J. Markus, G.C. Temes, “An efficient ΔΣ ADC architecture for low oversampling ratios”, IEEE Trans. on Circuits and Systems, vol. 51, no. 1, pp. 63-71, Jan. 2004 (doi: 10.1109/TCSI.2003.821280).

[15] P. Malcovati, S. Brigati, F. Francesconi, F. Maloberti, P. Cusinato, A. Baschirotto, “Behavioral modeling of switched-capacitor sigma-delta modulators”, IEEE Trans. on Circuits and Systems, vol. 50, no. 3, pp. 352-364, Mar 2003 (doi: 10.1109/TCSI.2003.808892).

[16] S. Rabii, B. Wooley, “A 1.8V digital-audio sigma-delta Modulator in 0.8μm CMOS”, IEEE Journal of Solid-State Circuits, vol. 32, no. 6, pp. 783-796, June 1997 (doi: 10.1109/4.585245).

[17] J. Ruı´z-Amaya, J.M. Rosa, F.V. Ferna´ndez, F. Medeiro, R. del Rı´o, B. Pe´rez-Verdu´, A. Rodrı´guez-Va´zquez, “High-level synthesis of switched-capacitor, switched-current and continuous-time ΣΔ modulators using SIMULINK-based time-domain behavioral models”, IEEE Trans. on Circuits and Systems, vol. 52, no. 9, pp. 1795–1810, Sept. 2005 (doi: 10.1109/TCSI.2005.852479).

[18] M. Yavari, O. Shoaei, “Low-voltage low-power fast settling CMOS operational transconductance amplifiers for switched-capacitor applications”, IEEE Proceeding Circuits, Devices and Systems, vol. 151, no. 6, pp. 573-578, Dec. 2004 (doi: 10.1109/LPE.2003.1231910).

[19] S.M.A. Zanjani, M. Parvizi, “Design and simulation of a bulk driven operational trans-conductance ampli-fier based on CNTFET technology”, Journal of Intelligent Procedures in Electrical Technology, vol. 12, no. 45, pp. 65-76, Spring 2021 (in Persian) (dor: 20.1001.1.23223871.1400.12.1.5.1).

[20] N. Chamanpira, S.M.A. Zanjani, M. Dolatshahi, “Design and simulation of a new sample and hold circuit with a resulation of 12-bit and a sampling rate of 1 GS/s using a dual sampling technique”, Journal of Intelligent Procedures in Electrical Technology, vol. 9, no. 34, pp. 3-10, Aug. 2018 (in Persian) (dor: 20.1001.1.23223871.1397.9.34.1.2).

[21] M. Taghizadeh, S. Sadughi, M. Sharifkhani, “Optimal design of low-power high-resolution unity-STF S-MASH sigma delta modulator for telecommunication applications”, Electronic and Cyber Defense, vol. 7, no. 2, pp. 13-24, Summer 2019 (in Persian).

[22] A. K. Varma, M. Steer and P. D. Franzon, “Improving behavioral IO buffer modeling based on IBIS”, IEEE Transactions on Advanced Packaging, vol. 31, no. 4, pp. 711-721, Nov. 2008, (doi: 10.1109­/TADVP.200­8.20­04995).

[23] J.E. Park, Y.H. Hwang, D.K. Jeong, “A 0.4-to-1 V voltage scalable delta-sigma ADC with two-step hybrid integrator for IoT sensor applications in 65-nm LP CMOS”, IEEE Trans. on Circuits and Systems, vol. 64, no. 12, pp. 1417-1421, Dec 2017 (doi: 10.1109/TCSII.2017.2753841).