ارائه روشی آگاه از انرژی و ازدحام برای نگاشت در شبکه بر روی تراشه
الموضوعات :محمد احمدی پور 1 , فرهاد راد 2 , داوود حیدرنصب 3
1 - دانشکده فنی مهندسی، واحد یاسوج، دانشگاه آزاد اسلامی، یاسوج، ایران
2 - گروه مهندسی پزشکی، دانشکده فنی مهندسی، واحد یاسوج، دانشگاه آزاد اسلامی، یاسوج، ایران
3 - دانشکده فنی مهندسی، واحد کازرون، دانشگاه آزاد اسلامی، کازرون، ایران
الکلمات المفتاحية: شبکه روی تراشه, نگاشتوظایف, بهینه سازی ازدحام ذرات,
ملخص المقالة :
امروزه با پیشرفت فناوری نیمههادیها، تعداد مولفههای پردازشی روی تراشه افزایش یافته است. معماری ارتباطی این سیستمها مبتنی بر گذرگاه میباشد. شبکه روی تراشه یا NOC به عنوان یک طرح ارتباطی درون تراشهای جهت غلبه بر مشکلات گذرگاهها مطرح شده است. یکی از چالشهای مهم مربوط به NOCها، نگاشت وظایف بر روی هستههای پردازشی میباشد. با توجه به این که حل بهینه مسئله نگاشت یک مسئله NP-hard است، در طرح پیشنهادی یک نگاشت کارای وظایف به کمک الگوریتم بهینهسازی ازدحام ذرات ارایه شده است بطوریکه بتوان از طریق بکارگیری آن، علاوه بر کاهش میزان تاخیر از اتلاف انرژی، در زیرساخت شبکههای روی تراشه جلوگیری کرد که در واقع از اهداف این پژوهش میباشد. ساختار ذرات در این الگوریتم مانند آرایه هایی از سوئیچها در همبندی توری میباشد. مقدار هر ذره بیانگر یک هسته از گراف ارتباطی میباشد. در انتها راهکار پیشنهادی در محیط شبیهساز در مقایسه با سایر راهکارهای متداول مورد بررسی و ارزیابی قرار گرفت. نتایج حاصل از سناریوهای مختلف، بیانگر آن است که روش ارایه شده از طریق نگاشتهای مناسب، بخوبی توانسته است میزان تاخیر و همچنین انرژی مصرفی را کاهش دهد که این امر به دلیل بکارگیری راهکار مبتنی بر بهینهسازی ازدحام ذرات در عملیات نگاشت وظایف می باشد.
[1] E. Ofori-Attah, M. O. Agyeman, “A survey of power-aware Network-on-Chip design techniques,” in The 13th Int. Multi-Conf. on Comput. in Global Inf. Technol., Apr. 2018.
[2] H. Zheng, A. Louri, “An energy-efficient network-on-chip design using reinforcement learning,” in Proc. 56th Annu. Des. Autom. Conf., Jun. 2019, pp. 1-6.
[3] T. S. Arulananth et al., “Evaluation of low power consumption network on chip routing architecture,” Microprocessors and Microsystems, 2021.
[4] Y. Wu, C. Lu, Y. Chen, “A survey of routing algorithm for mesh Network-on-Chip,” Front. Comput. Sci., vol. 10, no. 4, pp. 591-601, 2016.
[5] J. Liu, J. Harkin, Y. Li, L. Maguire, “Low cost fault-tolerant routing algorithm for networks-on-chip,” Microprocessors and Microsystems, vol. 39, no. 6, pp. 358-372, 2015.
[6] A. Jantsch and H. Tenhunen, Eds., Networks on Chip, vol. 396. Dordrecht: Kluwer Academic Publishers, 2013.
[7] N. L. Venkataraman, R. Kumar, P. M. Shakeel, “Ant lion optimized bufferless routing in the design of low power application specific network on chip,” Circuits, Syst., Signal Process., vol. 39, no. 2, pp. 961-976, 2020.
[8] R. Kumar et al., “Interconnections in multi-core architectures: Understanding mechanisms, overheads and scaling,” ACM SIGARCH Computer Architecture News, vol. 33, no. 2, pp. 408-419, 2005.
[9] L. Shang et al., “Thermal Modeling, Characterization and Management of On-Chip Networks,” in Proc. 37th Annu. IEEE/ACM Int. Symp., 2004.
[10] J. V. Escamilla, J. Flich, M. R. Casu, “ICARO-PAPM: Congestion Management with Selective Queue Power-Gating,” in 2017 Int. Conf. on High Perform. Comput. & Simul. (HPCS), Jul. 2017, pp. 259-266.
[11] M. Boyer, B. D. de Dinechin, A. Graillat, L. Havet, “Computing routes and delay bounds for the network-on-chip of the Kalray processor,” in ERTS 2018-9th Eur. Congr. on Embedded Real Time Softw. and Syst., Jan. 2018.
[12] J. Hu, “Energy-aware mapping for tile-based noc architectures under performance constraints,” in Proc. 2003 Asia and South Pacific Des. Autom. Conf., 2003, pp. 233-239.
[13] L. Benini, G. De Micheli, “Networks on chip: a new paradigm for systems on chip design,” in Proc. Des., Autom. and Test in Eur. Conf. and Exhib., 2002, pp. 418-419.
[14] S. Kumar, A. Jantsch, K. Tiensyrja, A. Hemani, “A network on chip architecture and design methodology,” in Proc. IEEE Comput. Soc. Annu. Conf. on VLSI, 2002.
