بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS
الموضوعات :وحید دهقان 1 , محسن کاتبي جهرمي 2
1 - گروه مهندسی برق، واحدصفاشهر، دانشگاه آزاد اسلامی، صفاشهر، ایران
2 - دانشگاه آزاد اسلامی واحد صفاشهر
الکلمات المفتاحية: توان مصرفی, جمع کننده‌ی کامل, تکنولوژی CMOS, بهینه‌سازی.,
ملخص المقالة :
هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS می‌باشد. ایده‌های مختلفی که در پیاده‌سازی مدارات جمع‌کننده وجود داشته، شبیه‌سازی‌شده اند. در پیاده‌سازی مدار سلول جمع‌کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق‌های CMOS مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت‌های انتقال و تابع اکثریت استفاده شده است. در این مقاله، یک جمع کننده‌ی کامل بر مبنای فناوری CMOS طراحی و توسط نرم‌افزار HSPICE شبیه‌سازی شده است. نتایج نشان می‌دهد که بهینه‌سازی مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل با استفاده از روش پیشنهادی به شکل موثری انجام شده است و نتایج شبیه‌سازی، برتری جمع کننده‌ی پیشنهادی را نسبت به دیگر مدل‌ها نشان می‌دهد.
1] A. Kumar, and A. Islam. "Multi-gate device and summing-circuit co-design robustness studies@ 32-nm technology node." Microsystem Technologies 23, no. 9, pp.4099-4109, Sep 2017.
[2] J.P. Colinge, ed. (FinFETs and other multi-gate transistors). Vol. 73. New York: Springer, Jul 2008.
[3] INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS, “MORE MOORE WHITE PAPER,” 2016 EDITION, IEEE Advancing Technology for Humanity, 2016. On the WWW, at https://irds.ieee.org. PDF file.
[4] M. Bahadori, M. Kamal, A. Afzali-Kusha, and M. Pedram. "A comparative study on performance and reliability of 32-bit binary adders." Integration 53, pp.54-67, Mar 2016.
[5] S. Sharma, and G. Soni. "Comparision analysis of FinFET based 1-bit full adder cell implemented using different logic styles at 10, 22 and 32NM." In 2016 International Conference on Energy Efficient Technologies for Sustainability (ICEETS), pp. 660-667. IEEE, Apr 2016.
[6] Y. S. Chauhan, D. D. Lu, V. Sriramkumar, S. Khandelwal, J. P. Duarte, N. Payvadosi, A. Niknejad, and C. Hu. (FinFET modeling for IC simulation and design: using the BSIM-CMG standard.) Academic Press, 2015.
[7] H. C. Chin, C. S. Lim, and M. L. P. Tan. "Design and performance analysis of 1-bit FinFET full adder cells for subthreshold region at 16 nm process technology." Journal of Nanomaterials 16, no. 1, pp.175, jan 2015.
[8] S. Taghipour, and R. Niaraki Asli. "Aging comparative analysis of high-performance FinFET and CMOS flip-flops." Microelectronics Reliability 69, pp.52-59, Feb 2017.
[9]جان. ام. رابی، آ. چاندراکازان، ب. نیکولیچ. "مداراهای مجتمع دیجیتال." )ترجمه د. شیری، و.ا. نجفی( انتشارات نص، زمستان 93 .
[10] A. M. Shams, T. K. Darwish, and M. A. Bayoumi. "Performance analysis of low-power 1-bit CMOS full adder cells." IEEE transactions on very large scale integration (VLSI) systems 10, no. 1, pp.20-29, Aug 2022.
[11] Temporary Parameter List File for ITRS 2011 Ver2 Models in Predictive Technology Model (PTM), Available: http://ptm.asu.edu/modelcard/PTM-MG/param.inc. ZIP file.
[12] م. صاحب زمانی، ف. صفایی و م. فتحی. "طراحی VLSI دیجیتال" شیخ بهایی، 1394.
[13] ش. رضاپور، ر. رئیسی گودوئی، ف. جعفری، م. فرجی. "
پیاده سازی یک سلول تمام جمع کننده تک بیتی CMOS با مصرف
توان پایین"، کنفرانس بین المللی مهندسی برق، تهران، سازمان پژوهشی باقرالعلوم )ع(، 1395.
[14] S. Kim, M. Kim, S. Woo, H. Kang, and S. Kim. "Performance of ring oscillators composed of gate-all-around FETs with varying numbers of nanowire channels using TCAD simulation." Current Applied Physics 18, no. 3, pp.340-344, Mar 2018.
[15] V. S. Kumar, and S. Ravindrakumar. "Design of an Area-Efficient FinFET-Based Approximate Multiplier in 32-nm Technology for Low-Power Application." In Soft Computing and Signal Processing, Springer, Singapore, pp. 505-513, 2019.
