طراحی مدار نمونه‌بردار و نگهدار غیریکنواخت با توان مصرفی پایین جهت کاربردهای سیگنال‌های زیستی

سارا باقرنصرابادی ¹ (دانشکده مهندسی برق- واحد نجف‌‌آباد، دانشگاه آزاد اسلامی، نجف‌‌آباد، ایران)
مهدی دولتشاهی ² (دانشکده مهندسی برق- واحد نجف‌‌آباد، دانشگاه آزاد اسلامی، نجف‌‌آباد، ایران)
سید محمد علی زنجانی ³ (مرکز تحقیقات ریزشبکه‌‌های هوشمند- واحد نجف‌‌آباد، دانشگاه آزاد اسلامی، نجف‌‌آباد، ایران)
حسین پورقاسم ⁴ (مرکز تحقیقات پردازش دیجیتال و بینایی ماشین- واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران)

تاریخ ارسال : 1401/05/20 تاریخ تایید : 1401/09/19

کلید واژه: کم‌توان, نمونه‌‌بردار و نگه‌‌دار, مقایسه‌‌کننده, نمونه‌‌برداری غیریکنواخت, سیگنال‌های زیستی,

چکیده مقاله :

کاهش حجم داده در مدارهای پردازشگر زیستی در کاهش حافظه‌‌ مورد نیاز و مصرف توان، موثر است. بنابراین برای رسیدن به این هدف، نمونه‌‌برداری غیر‌‌یکنواخت (NUS) مورد ‌‌توجه قرار گرفته است. لذا به‌‌کمک یک مدار نمونه‌‌بردار و نگه‌‌دار که به‌‌طور غیریکنواخت از سیگنال زیستی نمونه‌‌برداری می‌‌کند، می‌‌توان اطلاعات سیگنال‌‌های حیاتی را با حجم داده‌‌ کمتری به‌‌دست آورد. در این مقاله، یک مدار نمونه‌‌بردار و نگه‌‌دار غیریکنواخت‌‌ جدید با روش حلقه بسته همراه با مدار مولد کلاک مربوطه در محدوده‌‌ فرکانس‌‌های زیستی به‌‌‌‌صورت تفاضلی پیشنهاد شده که با مصرف توان کم، می‌‌تواند از سیگنال‌های زیستی نمونه‌‌برداری کند و حجم داده تولید شده را به حداقل برساند. مدار ‌‌سازنده‌‌ کلاک غیر‌‌یکنواخت پیشنهادی از دو مقایسه‌‌کننده با ورودی‌‌های PMOS و NMOS و یک مدار کنترلی با گیت‌‌های منطقی ‌‌ساخته شده است. این مدار با تشخیص نرخ تغییرات سیگنال قلب، کلاک غیریکنواختی با دو فرکانس 1000 و 100 هرتز به‌‌ترتیب برای تغییرات تند و کند تولید می‌‌کند. سیگنال خروجی مدار نمونه‌‌بردار با روش نمونه‌‌برداری مجدد و به روش درون‌‌یابی با استفاده از نرم‌‌افزار متلب بازسازی شده است. نتایج شبیه‌‌سازی با نرم‌‌افزار کیدنس ‌‌در فناوری‌‌ 18/0 میکرومتر و با تغذیه ۸/۱ ولت، نشان می‌‌دهد که شاخص درصد اختلاف موثر (PRD)‌ برابر ‌‌۳/۲ درصد و شاخص‌‌ مجذور میانگین خطا(MSE) برابر ۵-۱۰ × ۵۷/۸ و نسبت سیگنال به نویز (SNR) برابر 71 دسیبل است که نشانگر عملکرد مناسب مدار پیشنهادی نسبت به مطالعه‌‌های پیشین است.

چکیده انگلیسی :

By reducing the amount of data in bioprocessor circuits, the required memory and power consumption are reduced. Therefore, non-uniform sampling (NUS) is feasible, and a sample-and-hold circuit can be used to non-uniformly sample bio-signals and reduce the volume of the data from vital signals. In the present study, a new closed-loop non-uniform sample-and-hold circuit along with a differential clock generator circuit is proposed. The proposed design consumes low power and can minimize the volume of the generated bio-signal data in the frequency range corresponding to vital signals. The proposed non-uniform clock generator circuit uses two comparators with PMOS and NMOS inputs and a control circuit with a few logic gates. After detecting the rate of heart signal variations, the proposed circuit generates non-uniform clock signals at two frequencies of 1000 and 100 Hz for fast and slow variations, respectively. The output signal of the sampling circuit is reconstructed by using resampling and interpolation in MATLAB. Simulations are performed in Cadence in 0.18 µm technology with a supply voltage of 1.8 V. The simulation results show a percentage root mean square difference (PRD) of 2.3%, a mean square error (MSE) of 8.57×10-5 and a signal-to-noise ratio (SNR) of 71 dB. These results indicate the proper performance of the proposed circuit in comparison with previous designs.

منابع و مأخذ:

[1] M. Ben-Romdhane, A. Maalej, M. Tlili, C. Rebai, F. Rivet, D. Dallet, "Event-driven ECG sensor in healthcare devices for data transfer optimization", Arabian Journal for Science and Engineering, vol. 45, no. 8, pp. 6361-6387, March 2020 (doi: 10.1007/s13369-020-04483-w).

[2] S.M. Qaisar, S.F. Hussain, "Arrhythmia diagnosis by using level-crossing ECG sampling and sub-bands features extraction for mobile healthcare", Sensors, vol. 20, no. 8, Article Number: ‌‌2252, April 2020 (doi: 10.3390/s20082252 ).

[3] F. Pineda-López, A. Martínez-Fernández, J. Rojo-Álvarez, A. García-Alberola, M.Blanco-Velasco,"A flexible 12-lead/holter device with compression capabilities for low-bandwidth mobile-ECG telemedicine applic‌‌ati‌‌ons", Sensors, vol. 18, no.11, Oct. 2018 (doi: 10.3390/s18113773).

[4] M. Zaare, H. Sepehrian, M. Maymandi-Nejad, "A new non-uniform adaptive-sampling successive approxim‌‌ation ADC for biomedical sparse signals", Analog Integrated Circuits and Signal Processing, vol. 45, no. 2, pp. 317-330, Nov. 2012 (doi: 10.1007/s10470-012-9984-7).

[5] M. Nasserian, A. Peiravi, F. Moradi, "An adaptive-resolution signal-specific ADC for sensor-interface applications", Analog Integrated Circuits and Signal Processing, vol. 98, no. 1, pp. 125-135, June 2019 (doi: 10.1‌‌007/s10470-018-1258-6).

[6] S. Barati, M. Yavari, "An adaptive continuous‐time incremental ΣΔ ADC for neural recording implants", International Journal of Circuit Theory and Applications, vol. 47, no. 2, pp. 187–203, Nov. 2019 (doi: 10.‌‌10‌‌0‌‌2/cta.2585).

[7] M. Trakimas, S.R. Sonkusale, "An adaptive resolution asynchronous ADC architecture for data compression in energy constrained sensing applications", IEEE Trans. on Circuits and Systems, vol. 58, no. 5, pp. 921-934, Dec. 2010 (doi: 10.1109/JSSC.2013.2262738).

[8] T.F. Wu , M.S.W. Chen, "A noise-shaped VCO-based non-uniform sampling ADC with phase-domain level crossing", IEEE Journal of Solid-State Circuits, vol. 54, no. 3, pp. 623-635, March 2019 (doi: 10.1109/JS‌‌SC.2‌‌019.2892426).

[9] Y. Hou, J. Qu, Z. Tian, M. Atef, K. Yousef, Y. Lian, G. Wang, "A 61-nW level-crossing ADC with adaptive sampling for biomedical applications", IEEE Trans. on Circuits and Systems, vol. 66, no. 1, pp. 56-60, June 2018 (doi: 10.1109/TCSII.2018.2841037).

[10] T.S.  Lee, C.C.  Lu, "A 330 MHz 11 bit 26.4 mW CMOS low-hold-pedestal fully differential sample-and-hold circuit", Circuits, Systems, and Signal Processing, vol. 30, no. 5, pp. 883-898, Jan. 2011 (doi: 10.1007/s1‌‌04‌‌70-008-9227-0).

[11] D.R.A. Hector, A.J. Lopez-Martin. R.G. Carvajal, J.M. Rocha-perez, M.P. Garde, "Power efficient simple technique to convert a reset-and-hold into a true-sample-and-hold using an auxiliary output stage", IEEE Access, vol, 8, 2020 (doi: 10.1109/ACCESS.2020.2985256).

[12] S. Kazeminia, A.L. Shahsavar, "Dual-path linearization technique for bandwidth enhancement in SAH circuits", AEU- International Journal of Electronics and Communications, vol. 110, no. 1-13, Oct. 2019 (doi: 10.1‌‌016/j.aeue.2019.152864).

[13] M. Mousazadeh, K. Hadidi, A. Khoei, "A novel open-loop high-speed CMOS sample-and-hold", AEU-International Journal of Electronics and Communications, vol. 62, no. 8, pp. 588-596, Sept. 2008 (doi: 10.10‌‌16/j.a‌‌eue.2007.08.003).

[14] C. Chen,L. Chen,X. Wang, F. Zhang, "A 0.6V,8.4uW AFE circuit for biomedical signal recording", Microelectronics Journal, vol. 75, pp. 105–112, May 2018 (doi: 10.1016/j.mejo.2018.03.009).

[15] A. Abolhasani, M. Tohidi, K. Hadidi, A. Khoei, "A new high-speed, high-resolution open-loop CMOS sample and hold", Analog Integrated Circuits and Signal Processing, vol. 78, no. 2, pp. 409-419, Sept. 2014 (doi: 10.100‌‌7/s10470-013-0158-z).

[16] C. Wei, R.S. Wei, M. He, "Bootstrapped switch with improved linearity based on a negative-voltage bootstrapped capacitor", IEICE Electronics Express, vol. 18, no. 7, pp. 1–5, March 2021 (doi: 10.1587/ele‌‌x.18.‌‌20210062).

[17] H. Mahmoodian, M. Dolatshahi, "An energy‐efficient sample‐and‐hold circuit in CNTFET technology for high‐speed applications. analog", Analog Integrated Circuits and Signal Processing, vol. 103, pp. 209–221, Feb. 2020 (doi: 10.1007/s10470‐020‐01607‐y).

[18] K. Ding, K. Cai, Y. Han, "Design of a high-speed sample-and-hold circuit using a substrate-biasing-effect attenuated T switch", Microelectronics Journal, vol. 41, no. 12, pp. 809-814, Dec. 2010 (doi: 10.1016/j.me‌‌j‌‌o.2‌‌0‌‌10.06.018).

 [19] M. Mousazadeh, "A highly linear open-loop high-speed CMOS sample-and-hold", Analog Integrated Circuits and Signal Processing, vol. 90 no. 3, pp. 703-710, Dec. 2017 (doi: 10.1007/s10470-016-0912-0).

[20] K.T. Lin, Y.W. Cheng, K.T. Tang, "A 0.5 V 1.28-MS/s 4.68-fJ/conversion-step SAR ADC with energy-efficient DAC and tri level switching scheme", IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 24, no. 4, pp. 1441-1449, July 2015 (doi: 10.1109/TVLSI.2015.2448575).

[21] M. Yavari, "Hybrid cascade compensation for two-stage CMOS opamps", IEICE Trans. on Electronics, vol. 88, no. 6, pp. 1161-1165, June 2005 (doi: 10.1093/ietele/e88-c.6.1161).

[22] M. Dolatshahi, O. Hashemipour, K. Navi, "A new systematic design approach for low-power analog integrated circuits", AEU- International Journal of Electronics and Communications, vol. 66, no. 5, pp. 384–389, May 2011 (doi: 10.1016/j.aeue.2011.09.005).

[23] M. Sotoudeh, F. Rezaei, "A new dual-network bootstrapped switch for high-speed high-resolution appli‌‌cat‌‌io‌‌ns", Computers and Electrical Engineering, vol. 91, pp. 1-9, May 2021 (doi: 10.1016/j.com‌‌pelec‌‌en‌‌g.20‌‌21.10‌‌7125).

[24] A. Antony, S.R. Paulson, D.J.  Moni, " Asynchronous adaptive threshold level crossing ADC for wearable ECG sensors", Journal of Medical Systems, vol. 43, no. 3, pp. 1-18, Feb. 2019 ( doi:10.1007/s10916-019-1186-8).

[25] Y. Li, W.A.  Serdijn, "A continuous-time level-crossing ADC with1-bit DAC and 3-input comparator", Proceeding of the IEEE/ISCAS, pp. 1311–1314, Seoul, Korea, Aug. 2012 (doi: 10.1109/ISCA‌‌S.201‌‌2.62‌‌714‌‌81).

[26] T.F. Wu, C.R. Ho , M.S.W. Chen, "A flash-based non-uniform sampling ADC enabling digital anti-aliasing filter in 65nm CMOS", Proceeding of the IEEE/CICC,  pp. 1-4, San Jose, CA, USA, Sept. 2015 (doi: 10.11‌‌0‌‌9/JSS‌‌C.2017.2718671).

[27] H.W. Chang, H.Y. Huang, Y.H. Juan, W.S. Wang, C.H. Luo, "Adaptive successive approximation ADC for biomedical acquisition system", Microelectronics Journal, vol. 44, no. 9, pp. 729–735, Sept. 2013 (doi: 10.1‌‌01‌‌6/j.mejo.2013.06.015).