طراحی و پیاده سازی مبدل دیجیتال به آنالوگ دلتا- سیگما 16 بیتی چند حالته با ساختار بهم ریخته زمانی چند کاناله و جبران سازی غیرآرمانی آن مبتنی بر FPGA
محورهای موضوعی : مهندسی الکترونیک
ابوالفضل روشن پناه
1
,
پویا ترک زاده
2
,
خسرو حاج صادقی
3
,
مسعود دوستی
4
1 - دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران
2 - دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران
3 - دانشکده مهندسی برق، دانشگاه صنعتی شریف، تهران، ایران
4 - دانشکده مهندسی برق و کامپیوتر، واحد علوم و تحقیقات، دانشگاه آزاد اسلامی، تهران، ایران
کلید واژه: بهم ریختگی زمانی, خطای چرخه وظیفه, ساختارپس خور- خطا, عدم تطابق سلول ها, مدولاتور دلتا-سیگما, FPGA,
چکیده مقاله :
در این مقاله، یک مبدل دیجیتال به آنالوگ دلتا-سیگما درجه دوم (DSM-DAC) 16بیتی چند حالته با ساختار بهمریخته زمانی (TI) در فرکانس مرکزی 4 گیگاهرتز و با پهنای باند 20 مگاهرتز به زبان توصیف سختافزاری (VHDL) مبتنی بر FPGA پیادهسازی شده است. معماری پیشنهادی تنها از یک فرکانس کلاک برای تولید سیگنالهای فرکانس رادیویی (RF) استفاده میکند. مدولاتور دلتا-سیگما (DSM) درجه دوم با توانایی تنظیم مجدد دارای سه حالت پایینگذر (LP)، میانگذر (BP) در فرکانس 4/Fs و بالاگذر (HP) برای سنتز سیگنال است. برای افزایش فرکانس نمونهبرداری (Fs)، ساختار 4 کاناله TI پیشنهاد شده است که هر کدام از کانالها در فرکانس 4/Fs کار میکنند. از آنجایی که ضرایب ساده برای همه حالتها وجود دارد، عملیات ضرب را میتوان با استفاده از یک بلوک شیفت دهنده انجام داد. یک چالش مهم در طراحی این نوع ساختارها، خطای چرخه وظیفه (DCE) است. برای غلبه بر اثر خطای DCE، با تنظیم مدار فیلتر و یکطرفه کردن باند فرکانسی عبور سیگنال بدون اضافه کردن سخت افزار اضافی و پیچیدگی مداری، راهحل جدیدی پیشنهاد شده است. در این روش با حذف اثر تصویر سیگنال مقادیر SNDR و SFDR حتی برای حالت BP به طور قابل توجهی افزایش مییابد. چالش دیگر خطای عدم تطابق سلولهای DAC است. این خطا به دو روش میانگینگیری وزنی دادهها (DWA) و مرتبسازی تطبیق عناصر پویا (SDEM) جبران سازی شده است. نتایج شبیهسازی در ISE نشان میدهد که مقدار SNDR برای حالتهای LP، BP و HP به ترتیب برابر با 10/106، 65/105 و 95/104 dB است.
In this research, a 16-bit multi-mode second-order Delta-Sigma Modulator-Digital-to-Analog Converter (DSM-DAC) with a time-interleaved (TI) structure operating at a center frequency of 4 GHz and a bandwidth of 20 MHz has been implemented using VHDL on an FPGA platform. The proposed architecture utilizes a single clock frequency for generating RF signals. The second-order DSM is reconfigurable, offering three filter modes: LP, BP at Fs/4, and HP for signal synthesis. Since the coefficients remain simple for all modes, multiplication operations can be achieved using a shifter block. To investigate the effect of duty-cycle-error (DCE) and its compensation, various error values are applied to the modulator and compensation is performed. A novel solution is proposed to overcome the DCE by adjusting the filter and unilaterally narrowing the signal passband without adding extra hardware complexity. This approach significantly enhances the SNDR and SFDR of the DSM output, even for the BP mode. Another challenge is the mismatch error in DAC cells. This error is simulated and compensated using two methods: DWA and SDEM. Simulation results in ISE demonstrate that the SNDR values for LP, BP, and HP modes are 106.10, 105.65, and 104.95 dB, respectively.
- طراحی و پیاده سازی یک مبدل دیجیتال به آنالوگ 16 بیتی چند حالته با ساختار بهم ریختهی زمانی در فرکانس 4 گیگاهرتز.
- استفاده از یک پالس ساعت در مدولاتور دلتا-سیگما درجه دوم با قابلیت تنظیم مجدد، برای تولید سیگنال فرکانس رادیویی.
- بهره گیری از ضرایب ساده برای همه حالتها که موجب ساده سازی عملیات ضرب به کمک بلوک شیفتدهنده میشود.
- دو خطای غالب در TI-DSM-DAC چند کاناله (عدم تطابق سلولهای DAC و خطای چرخه وظیفه (DCE)) جبران سازی شده است.
- به منظور حذف تصویر سیگنال، روش جدیدی در حالت BP به جای استفاده از مدارهای پیچیده پیشنهاد شده است.
